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Dokumentenidentifikation DE10248047B4 13.09.2007
Titel Halbleiterspeichervorrichtung mit unterteilter Wortleitungsstruktur
Anmelder Mitsubishi Denki K.K., Tokyo, JP
Erfinder Tomita, Hidemoto, Tokio/Tokyo, JP;
Ukita, Motomu, Tokio/Tokyo, JP;
Ohbayashi, Shigeki, Tokio/Tokyo, JP;
Kashihara, Yoji, Tokio/Tokyo, JP
Vertreter TBK-Patent, 80336 München
DE-Anmeldedatum 15.10.2002
DE-Aktenzeichen 10248047
Offenlegungstag 18.09.2003
Veröffentlichungstag der Patenterteilung 13.09.2007
Veröffentlichungstag im Patentblatt 13.09.2007
IPC-Hauptklasse G11C 8/00(2006.01)A, F, I, 20051017, B, H, DE
IPC-Nebenklasse G11C 29/00(2006.01)A, L, I, 20051017, B, H, DE   

Beschreibung[de]

Die Erfindung betrifft eine Halbleiterspeichervorrichtung und genauer einen lokalen Dekodierer in einer Halbleiterspeichervorrichtung mit einer unterteilten Wortleitstruktur, die in einem statischen Speicher mit wahlfreiem Zugriff (SRAM, Static Random Access Memory) und dergleichen verwendet wird.

In einer Halbleiterspeichervorrichtung wie einem SRAM und einem Dynamischen Speicher mit wahlfreiem Zugriff (DRAM, Dynamic Random Access Memory) mit einer großflächigen Speicheranordnung ist eine sogenannte "unterteilte Wortleitstruktur" bekannt, die zur Unterdrückung einer Verzögerung in der Signalausbreitung auf einer Wortleitung und zur Verringerung der Schaltungsgröße einer Dekodiererschaltung gerichtet ist, die eine Wortleitungsauswahl bewirkt. Ein Beispiel für die unterteilte Wortleitungsstruktur ist in der Japanischen Offenlegungsschrift Nr. 59-72695 (die nachstehend auch als "herkömmliches Beispiel 1" bezeichnet ist) offenbart.

5 und 6 zeigen erste und zweite Konzeptdarstellungen, die jeweils eine unterteilte Wortleitstruktur gemäß dem herkömmlichen Beispiel 1 veranschaulichen.

Eine in 5 gezeigte Halbleitervorrichtung weist eine Speicheranordnung (Speicher-Array), die in vier Speicherblöcke 5a bis 5d unterteilt ist, einen globalen Dekodierer 10 und lokale Dekodiererzonen 20a bis 20d auf, die jeweils entsprechend zu den Speicherblöcken 5a bis 5d vorgesehen sind. Speicherzellen MC sind in einer Matrix von Reihen und Spalten in jedem der Speicherblöcke 5a bis 5d angeordnet. Eine Wortleitung WL ist entsprechend jeder Speicherzellenreihe angeordnet, wohingegen ein Bitleitungspaar BLP, das durch komplementäre Bitleitungen BL und /BL gebildet ist, entsprechend jeder Speicherzellenspalte angeordnet ist.

Eine globale Wortleitung GWL ist gemeinsam für die Speicherblöcke 5a bis 5d entlang einer Längsrichtung (Reihenrichtung) eines Chips vorgesehen. Jede Wortleitung WL ist getrennt in jedem der Speicherblöcke 5a bis 5d angeordnet. Ein globaler Dekodierer 10 ist an einem mittleren Abschnitt der Speicheranordnung, d.h. zwischen den Speicherblöcken 5d und 5c zur Steuerung einer Aktivierung der globalen Wortleitung GWL angeordnet. Ein lokaler Dekodiererbereich 20a, der an dem Speicherblock 5a zur Steuerung der Aktivierung einer Wortleitung WL angeordnet ist, und ein lokaler Dekodiererbereich 20b, der an dem Speicherblock 5b zur Steuerung der Aktivierung einer Wortleitung WL angeordnet ist, sind lokal an der Grenze der Speicherblöcke 5a und 5b angeordnet. In ähnlicher Weise sind ein lokaler Dekodiererbereich 20c, der an dem Speicherblock 5c zur Steuerung der Aktivierung einer Wortleitung WL angeordnet ist, und ein lokaler Dekodiererbereich 20d, der an dem Speicherblock 5d zur Steuerung der Aktivierung der Wortleitung WL angeordnet ist, lokal an der Grenze der Speicherblöcke 5c und 5d angeordnet.

In einer in 6 gezeigten Halbleiterspeichervorrichtung ist ein globaler Dekodierer 10 entsprechend einem Ende einer Speicheranordnung angeordnet, die aus Speicherblöcken 5a bis 5d besteht. Die anderen Teile sind wie in der Halbleiterspeichervorrichtung gemäß 5 strukturiert.

In jeder der Halbleiterspeichervorrichtungen gemäß 5 und 6 ist eine Speicherzelle MC mit einer "SRAM-Zelle" versehen, die beispielsweise durch eine in 7 dargestellte N-MOS (Metalloxidhalbleiter-)Speicherzelle mit hoher Widerstandslast, eine in 8 gezeigte TFT (Dünnfilmtransistor-)-Lastspeicherzelle und eine in 9 gezeigte CMOS (Komplementär-MOS)-Speicherzelle repräsentiert ist.

Gemäß 7 weist eine Speicherzelle MC einer N-MOS-Speicherzelle mit hoher Widerstandslast (die nachstehend als Hochwiderstands-N-MOS-Speicherzelle bezeichnet ist) N-Kanal-MOS-Transistoren 31 und 32, deren Gates jeweils mit einer entsprechenden Wortleitung WL verbunden sind, Hochwiderstandslasten (Lasten mit hohem Widerstand) 34 und 35, die zwischen einer Energieversorgungsspannung VCC und entsprechenden Knoten Ns und /NS geschaltet sind, und N-Kanal-MOS-Transistoren 36 und 37 auf, die zwischen den jeweiligen Knoten Ns und /Ns sowie einer Masseschaltung Vss geschaltet sind. Die Knoten Ns und /Ns sind elektrisch mit den komplementären Bitleitungen BL und /BL jeweils über Transistoren 31 und 32 gekoppelt.

Die Knoten Ns und /Ns werden jeweils im Ansprechen auf die Aktivierung (auf einem hohen Pegel) der Wortleitung WL mit den Bitleitungen BL und /BL jeweils verbunden. Dies ermöglicht, dass Daten auf den Bitleitungen BL und /BL in den jeweiligen Knoten Ns und /Ns geschrieben werden. Wenn einmal das Datum geschrieben ist, wird dieser durch Transistoren 36 und 37, die komplementär eingeschaltet werden, und durch die Hochwiderstandslasten 34 und 35 während einer Energieeingabe gehalten.

Es sei bemerkt, dass in dieser Beschreibung ein Hochspannungszustand (hoher Pegel) und ein Niedrigspannungszustand (niedriger Pegel) jeder Signalleitung, jedes Signals, jedes Datums und dergleichen, die binär eingestellt werden, ebenfalls einfach als "H"-Pegel und "L"-Pegel jeweils bezeichnet werden.

Gemäß der Darstellung in 8 sind in einer Speicherzelle MC einer TFT-Lastspeicherzelle TFT-Lasten 41 und 42, die durch P-Typ-Dünnfilmtransitoren (TFT) gebildet sind, anstelle der Hochwiderstandslasten 34 und 35 in der Struktur der N-MOS-Speicherzelle mit hoher Widerstandslast gemäß 7 angeordnet. Dies vermeidet, dass ein Durchflussstrom zwischen der Energieversorgungsspannung Vcc und der Massespannung Vss über die Knoten Ns oder /Ns fließt, was den Energieverbrauch in der Speicherzelle verringert.

Gemäß der Darstellung in 9 sind in einer Speicherzelle MC einer C-MOS-Speicherzelle P-Kanal-MOS-Transistoren 45 und 47 anstelle der Hochwiderstandslasten 34 und 35 jeweils in der Struktur der Hochwiderstandslast-N-MOS-Speicherzelle gemäß 7 angeordnet. Die CMOS-Speicherzelle ist dafür bekannt, dass sie eine hochstabile Struktur mit einem großen Operationsfreiraum aufweist.

10 zeigt ein Schaltbild, das die Struktur eines lokalen Dekodierbereichs in der unterteilten Wortleitstruktur veranschaulicht. In 10 sind lokale Dekodiererbereiche 20a und 20b der lokalen Dekodiererbereiche 20a bis 20d gemäß 5 und 6 jeweils veranschaulicht.

Gemäß 10 wird angenommen, dass vier Wortleitungen WL, die einer globalen Wortleitung GWL zugeordnet sind, in jedem der Speicherblöcke 5a bis 5d angeordnet sind.

Eine Lokaldekodierersteuerungsschaltung (lokale Dekodierersteuerungsschaltung) 15 erzeugt ein Wortleitungsauswahlsignal, das einem der vier Wortleitungen zugeordnet ist, die der einen globalen Wortleitung GWL zugeordnet sind. Das Wortleitungsauswahlsignal wird unabhängig in jeden der Speicherblöcke 5a bis 5d zur Steuerung der Auswahl aus jedem Satz von vier Wortleitungen erzeugt, die einer globalen Wortleitung GWL zugeordnet sind. Die Lokaldekodierersteuerungsschaltung 15 erzeugt Wortleitungsauswahlsignale WSa0 bis WSa3, die dem Speicherblock 5a zuzuordnen sind, und Wortleitungsauswahlsignale WSb0 bis WSb3, die dem Speicherblock 5b zuzuordnen sind.

Die Lokaldekodierersteuerungsschaltung 15 aktiviert wahlweise eines der vier Wortleitungsauswahlsignale, die einem ausgewählten Speicherblock zugeordnet sind, und deaktiviert die verbleibenden Wortleitungsauswahlsignale. Zusätzlich werden Wortleitungsauswahlsignale, die einem nicht ausgewählten Speicherblock zugeordnet sind, deaktiviert. Beispielsweise wird, wenn der Speicherblock 5a ausgewählt wird, eines der Wortleitungsauswahlsignale WSa0 bis WSa3 wahlweise aktiviert, wohingegen die verbleibenden Wortleitungsauswahlsignale deaktiviert werden.

Obwohl es nicht gezeigt ist, werden Wortleitungsauswahlsignale in ähnlicher Weise für jeden der Speicherblöcke 5c bis 5d erzeugt. In der nachstehenden Beschreibung werden die Wortleitungsauswahlsignale WSa0 bis WSa3, WSb0 bis WSb3, ... ebenfalls einfach gemeinsam als Wortleitungsauswahlsignal WS bezeichnet.

Ein lokaler Dekodierer 50 ist entsprechend jeder Wortleitung WL angeordnet. Der lokale Dekodierer 50 aktiviert oder deaktiviert eine entsprechende Wortleitung entsprechend der Spannung eines entsprechenden Wortleitungsauswahlsignals WS und einer entsprechenden Wortleitung GWL. Verschiedene Strukturen wurden herkömmlich für einen derartigen lokalen Dekodierer vorgeschlagen, der eine Art Reihendekodierer ist.

Der lokale Dekodierer 50, der an dem lokalen Dekodiererbereich 20a angeordnet ist, weist beispielsweise ein NAND-Gatter, der das Ergebnis einer logischen NAND-Verknüpfung des Spannungspegels eines entsprechenden Wortleitungsauswahlsignals Wsa0 bis WSa3 und des Spannungspegels einer entsprechenden globalen Wortleitung GWL erzeugt, und einen Inverter auf, der die Spannung einer entsprechenden Wortleitung WL entsprechend einem Ausgang des NAND-Gatters ansteuert (verstärkt).

11 zeigt ein Schaltbild eines ersten Konfigurationsbeispiels eines lokalen Dekodierers gemäß der herkömmlichen Technik.

Gemäß 11 weist der lokale Dekodierer 50 gemäß der herkömmlichen Technik P-Kanal-MOS-Transistoren 51 und 52, die parallel zwischen der Energieversorgungsspannung Vcc und einem Knoten N0 geschaltet sind, N-Kanal-MOS-Transistoren 53 und 54, die in Reihe zwischen dem Knoten N0 und der Massespannung Vss geschaltet sind, und einen Inverter 55 auf, der die Wortleitung WL mit entweder der Energieversorgungsspannung Vcc oder der Massespannung Vss entsprechend dem Umkehrungspegel (invertiertem Pegel) der Spannung des Knotens N0 ansteuert (verstärkt).

Jedes Gate (Steuerungsanschluss) der Transistoren 52 und 53 ist mit einem Knoten N1 verbunden, wohingegen jedes Gate der Transistoren 51 und 54 mit einem Knoten N2 verbunden ist. Einer der Knoten N1 und N2 ist mit einer entsprechenden globalen Wortleitung GWL verbunden, während der andere der Knoten N1 und N2 ein entsprechendes Wortleitungsauswahlsignal WS empfängt. Der in 11 gezeigte lokale Dekodierer 50 wird ebenfalls als "NAND-Dekodierer" bezeichnet. In dem lokalen Dekodierer 50 entsprechend einer zu aktivierenden Wortleitung sind beide Knoten N1 und N2 auf den H-Pegel (beispielsweise Energieversorgungsspannung Vcc) eingestellt. Somit verbindet der lokale Dekodierer 50 die zu aktivierende Wortleitung mit der Energieversorgungsspannung Vcc, wohingegen die zu deaktivierende Wortleitung mit der Massespannung Vss verbunden wird.

In der vorliegenden Beschreibung wird die Operation zur Anhebung der Wortleitung WL von dem L-Pegel (beispielsweise Massespannung Vss) auf den H-Pegel (beispielsweise Energieversorgungsspannung Vcc) als "Aktivierung der Wortleitung" bezeichnet, und die Operation zur Absenkung der Wortleitung WL von dem H-Pegel auf dem L-Pegel wird als "Deaktivierung der Wortleitung" bezeichnet. Zusätzlich wird die Operation zur wahlweisen Aktivierung oder Deaktivierung jeder Wortleitung als "Aktivierungssteuerung der Wortleitung" bezeichnet.

12 zeigt ein Schaltbild eines zweiten Konfigurationsbeispiels eines lokalen Dekodierers gemäß dem Stand der Technik.

Gemäß 12 weist ein lokaler Dekodierer 60 gemäß dem Stand der Technik P-Kanal-MOS-Transistoren 61 und 62, die in Reihe zwischen der Energieversorgungsspannung Vcc unter Wortleitung WL geschaltet sind, und N-Kanal-MOS-Transistoren 63 und 64 auf, die parallel zwischen der Wortleitung WL und der Massespannung Vss geschaltet sind. Jedes Gate der Transistoren 61 und 63 ist mit einem Knoten N1 verbunden, und jedes Gate der Transistoren 62 und 64 ist mit dem Knoten N2 verbunden. Der lokale Dekodierer 60 wird ebenfalls als "NOR-Dekodierer" bezeichnet. In dem lokalen Dekodierer entsprechend einer zu aktivierenden Wortleitung werden beide Knoten N1 und N2 auf den L-Pegel (beispielsweise die Massespannung Vss) eingestellt.

Im Vergleich mit dem lokalen Dekodierer 50 der NAND-Bauart gemäß 11 kann ein derartiger lokaler Dekodierer 60 eine NOR-Bauart in Bezug auf die Anzahl der Schaltungselemente darin verringert werden, was eine Verringerung der Schaltungsfläche ermöglicht. In dem lokalen Dekodierer 60 muss jedoch eine Wortleitung WL direkt durch die Transistoren 61 bis 64 angesteuert werden, was erfordert, dass die Transistoren eine relativ große Stromtreibfähigkeit aufweisen (Transistorgröße). Dies erhöht die Gate-Kapazität jedes Transistors, was daraufhin die Lastkapazitäten der Knoten N1 und N2 entsprechend einem Eingangsanschluss des lokalen Dekodierers 60 erhöht, wodurch es schwierig wird, die Geschwindigkeit der Aktivierung der Wortleitungen zu erhöhen.

Eine Struktur eines lokalen Dekodierers, dessen Größe verringert werden kann und dessen Operationsgeschwindigkeit erhöht werden kann, ist weiterhin in "A 15ns 4Mb CMOS SRAM" ISSCC DIGEST OF TECHNICAL PAPERS, Seiten 126–127, Feb. 1990, von Aizaki S., et al. beschrieben (dies wird nachstehend ebenfalls als "Herkömmliches Beispiel 2" bezeichnet).

13 zeigt ein Schaltbild der Struktur eines lokalen Dekodierers gemäß dem Stand der Technik, wie er in dem herkömmlichen Beispiel 2 beschrieben ist.

Gemäß 13 weist ein lokaler Dekodierer 70 gemäß dem herkömmlichen Beispiel 2 einen N-Kanal-MOS-Transistor 71, der elektrisch zwischen Knoten N0 und N2 geschaltet ist, einen P-Kanal-MOS-Transistor 73, der elektrisch zwischen einer Energieversorgungsspannung Vcc und einem Knoten N0 geschaltet ist, und einen Inverter 75 auf, um die Wortleitung WL mit entweder der Energieversorgungsspannung Vcc oder der Massespannung Vss entsprechend dem invertierten Pegel der Spannung des Knotens N0 anzusteuern. Die Größe (Stromtreibfähigkeit) des Transistors 73 ist derart ausgelegt, dass sie kleiner als die Größe (Stromtreibfähigkeit) des Transistors 71 ist.

Das Gate des Transistors 71 ist mit dem Knoten N1 verbunden. Das Gate des Transistors 73 ist mit der Massespannung Vss verbunden, was den Transistor 73 in einen normal eingeschalteten Zustand versetzt. Einer der Knoten N1 und N2 ist mit der globalen Wortleitung GWL verbunden, wohingegen der andere der Knoten N1 und N2 ein entsprechendes Wortleitungsauswahlsignal WS empfängt.

Wenn die Wortleitung WL deaktiviert wird, wird in einem entsprechenden lokalen Dekodierer 70 der Knoten N1 auf den L-Pegel (Massespannung Vss) versetzt, wohingegen der Transistor 71 ausgeschaltet wird. In einem derartigen Zustand wird der Knoten N0 durch den Transistor 73 in dem normal eingeschalteten Zustand auf die Energieversorgungsspannung Vcc aufgeladen, so dass der Inverter 75 eine entsprechende Wortleitung WL mit der Massespannung Vss verbindet, um die Wortleitung WL zu deaktivieren.

Wenn die Wortleitung WL aktiviert wird, wird in einem entsprechenden lokalen Dekodierer 70 der Knoten N1 auf den H-Pegel (Energieversorgungsspannung Vcc) versetzt, um den Transistor 71 einzuschalten, und dann wird der Knoten N2 auf den L-Pegel (Massespannung Vss) versetzt. In diesem Zustand treibt der Durchgangsstrom, der durch den Pfeil in den Zeichnungen dargestellt ist, der aus der Energieversorgungsspannung Vcc über die Transistoren 71 und 73 zu den auf dem L-Pegel versetzten Knoten N2 fließt, den Knoten N0 auf die Massespannung Vss. Dementsprechend verbindet der Inverter 75 eine entsprechende Wortleitung WL mit der Energieversorgungsspannung Vcc, um die Wortleitung WL zu aktivieren.

Ein derartiger lokaler Dekodierer 70 kann mit einer geringeren Anzahl von Schaltelementen als im Vergleich mit dem lokalen Dekodierer 50 der NAND-Bauart konfiguriert werden. Weiterhin kann die Stromtreibfähigkeit (Transistorgröße) des Transistors 71 kleiner als die Stromtreibfähigkeit (Transistorgröße) jedes Transistors 53 und 54 sein, die in dem lokalen Dekodierer 50 in Reihe geschaltet sind, um angenähert dieselbe Treibfähigkeit von dem Knoten N0 zu erzielen.

Dies kann ebenfalls die Lastkapazität der Knoten N1 und N2 verringern, was zu einer schnelleren Aktivierungssteuerung der Wortleitung WL in Vergleich zu dem lokalen Dekodierer 50 führt. Als solches kann ein lokaler Dekodierer 70 eine weitere Verringerung der Schaltungsfläche und einen schnelleren Betrieb jeweils im Vergleich mit den lokalen Dekodierern 50 und 60 gemäß 11 und 12 verwirklichen.

In dem lokalen Dekodierer 70 wird die Wortleitung WL durch Aufladen des Knotens N0 durch den normalerweise eingeschalteten Transistor 73 mit relativ geringer Treibfähigkeit deaktiviert. Dies verringert die Deaktivierungsgeschwindigkeit, d.h. die Absenkgeschwindigkeit der Wortleitung WL. Dieses Problem wurde durch die Struktur eines lokalen Dekodierers gelöst, der eine Wortleitung mit höherer Geschwindigkeit absenken kann, der in der Japanischen Offenlegungsschrift Nr. 4-143995 (die nachstehend als "Herkömmliches Beispiel 3" bezeichnet ist) offenbart ist.

14 zeigt ein Schaltbild der Struktur eines lokalen Dekodierers 80 gemäß dem Stand der Technik, wie in dem herkömmlichen Beispiel 3 gezeigt.

Gemäß 14 weist der lokale Dekodierer 80 gemäß dem herkömmlichen Beispiel 3 weiterhin einen P-Kanal-MOS-Transistor 85, der parallel mit dem Transistor 73 geschaltet ist, zusätzlich zu den Transistoren 71 und 73 und dem Inverter 75 auf, die wie in dem lokalen Dekodierer 70 gemäß 13 angeordnet sind. Das Gate des Transistors 85 ist mit dem Knoten N1 wie bei dem Gate des Transistors 71 verbunden. Somit werden die Transistoren 71 und 85 komplementär zueinander entsprechend dem Pegel des Knotens N1 ein- und ausgeschaltet.

Der lokale Dekodierer 80 lädt den Knoten N0 durch beide Transistoren 73 und 85 auf, wenn der Knoten N1 von dem H-Pegel auf den L-Pegel geändert wird, um eine entsprechende Wortleitung WL zu deaktivieren, so dass die Wortleitung WL mit einer höheren Geschwindigkeit als durch den lokalen Dekodierer 70 deaktiviert werden kann. Die Wortleitung WL wird mit hoher Geschwindigkeit in ähnlicher Weise wie bei dem lokalen Dekodierer 70 aktiviert.

Als solches kann die Struktur der lokalen Dekodierer 70 und 80, die in den herkömmlichen Beispielen 2 und 3 jeweils offenbart sind, als ein lokaler Dekodierer verwendet werden, um sowohl einen kleineren lokalen Dekodierer und eine schnellere Aktivierungssteuerung der Wortleitungen zu erzielen.

Ein Halbleiterspeicher benötigt jedoch die Durchführung eines Defektbeschleunigungstest (der nachstehend ebenfalls als "Burn-In-Test" (Einbrenntest) bezeichnet ist), der einen potentiellen anfänglichen Defekt auf einem Raster eines Chips beschleunigt, um eine Operationszuverlässigkeit zu gewährleisten. In dem Burn-In-Test wird eine hohe Beanspruchung auf den Wafer, d.h. Chip beaufschlagt, der durch den Herstellungsprozess gelangt ist, um einen solchen potentiellen Defekt aufzuspüren.

Bei dem Burn-In-Test muss die für den Test pro Chip erforderliche Zeit verkürzt werden. Daher wendet der Burn-In-Test eine Struktur an, dass eine Vielzahl von Wortleitungen parallel innerhalb einer Halbleiterspeichervorrichtung im Ansprechen auf ein spezifisches Steuerungssignal aktiviert werden, das bei dem Test zugeführt wird. Genauer wird eine Technik zur wirksamen Aufspürung eines potentiellen Fehlers in einer kurzen Zeitdauer durch Aktivierung aller Wortleitungen in geradzahligen oder ungeradzahligen Reihen angewendet.

In den in 13 und 14 jeweils gezeigten lokalen Dekodierern fließt jedoch ein Durchflussstrom bei der Aktivierung, d.h. Anheben einer Wortleitung WL, was den Operationsstrom erhöht, falls eine Anzahl von Wortleitungen gleichzeitig in den Burn-In-Test angehoben werden. Dies ist signifikant in einer Halbleitervorrichtung mit hoher Größe. In einem extremen Fall kann der Chip selbst Wärme erzeugen. Falls die Anzahl der Chips, die auf einmal an einer Testanordnung für den Burn-In-Test angebracht werden können, im Hinblick auf den Operationsspitzenstrom begrenzt werden muss, wird der Wirkungsgrad des Burn-In-Tests verringert.

Daher liegt der Erfindung die Aufgabe zugrunde, eine Halbleiterspeichervorrichtung mit einer einfachen Struktur bereitzustellen, die die Aktivierung einer Wortleitung mit hoher Geschwindigkeit im normalen Betrieb steuert, und die einen lokalen Dekodierer mit einer Schaltungskonfiguration aufweist, die einen Betriebsstrom in einem Burn-In-Test (Einbrenntest) verringern kann.

Diese Aufgabe wird durch eine Halbleitervorrichtung gelöst, wie sie in Patentanspruch 1 dargelegt ist.

Vorteilhafte Ausgestaltungen der Erfindung sind Gegenstand der Unteransprüche

Gemäß einer Ausgestaltung der Erfindung weist eine Halbleiterspeichervorrichtung eine Vielzahl von Speicherzellen, eine Vielzahl von Wortleitungen, einen globalen Dekodierer, eine Vielzahl lokaler Dekodiererauswahlschaltungen, K (K: natürliche Zahl) Auswahlsignalleitungen, eine Vielzahl lokaler Dekodierer und eine Steuerungsschaltung auf.

Die Vielzahl der Speicherzellen sind in Reihen und Spalten angeordnet und eine Vielzahl von Blöcken entlang einer Spaltenrichtung unterteilt. Jede aus der Vielzahl globaler Wortleitungen ist für K (K: natürliche Zahl) Speicherzellenreihen angeordnet, so dass sie gemeinsam für die Vielzahl der Blöcke sind. Die Wortleitungen aus der Vielzahl der Wortleitungen sind jeweils getrennt für jede der Speicherreihen entsprechend der Vielzahl der Blöcke angeordnet. Der globalen Dekodierer stellt eine Spannung der Vielzahl der globalen Wortleitungen entsprechend einem Ergebnis einer Reihenauswahl ein. Die lokalen Dekodiererauswahlschaltungen sind entsprechend der Vielzahl der Blöcke jeweils vorgesehen, die jeweils K Auswahlsignale, die den jeweiligen K Wortleitungen zugeordnet sind, die jeder globalen Wortleitung zugeordnet sind, entsprechend den Auswahlinformationen der Vielzahl der Blöcke und dem Ergebnis der Reihenauswahl erzeugen. K Auswahlsignalleitungen sind für jeden der Blöcke vorgesehen, um jeweils die K Auswahlsignale aus einer entsprechenden aus der Vielzahl der lokalen Dekodiererauswahlschaltungen zu senden. Die lokalen Dekodierer sind jeweils entsprechend der Vielzahl der Wortleitungen vorgesehen, die jeweils die Aktivierung einer entsprechenden Wortleitung entsprechend einer Spannung einer der K Auswahlsignalleitungen und einer Spannung einer entsprechenden globalen Wortleitung steuern. Jeder lokaler Dekodierer weist auf: eine erste Schalt-Schaltung, die entsprechend einer Spannung eines ersten Knotens, der entweder mit der entsprechenden Auswahlsignalleitung oder einer entsprechenden globalen Wortleitung verbunden ist, einen zweiten Knoten, der mit der entsprechend anderen Leitung der entsprechenden Auswahlsignalleitung und der entsprechenden globalen Wortleitung verbunden ist, mit einem internen Knoten verbindet, eine Treiberschaltung zur Einstellung der entsprechenden Wortleitung in einen aktivierten Zustand, wenn der interne Knoten über die erste Schalt-Schaltung auf eine erste Spannung eingestellt ist, und zur Einstellung der entsprechenden Wortleitung in einen deaktivierten Zustand, wenn der interne Knoten auf eine zweite Spannung eingestellt ist, und eine zweite Schalt-Schaltung zur Verbindung des internen Knotens mit der zweiten Spannung. Eine Steuerungsschaltung schaltet die zweite Schalt-Schaltung in eine andere Betriebsart, die sich von einer normalen Betriebsart unterscheidet, in der mehrere aus der Vielzahl der Wortleitungen gleichzeitig aktiviert werden, in dem lokalen Dekodierer entsprechend jeder der gleichzeitig aktivierten Wortleitungen.

Vorzugsweise entspricht die andere Betriebsart einem Burn-In-Test (Einbrenntest).

Daher besteht ein Hauptvorteil der Erfindung darin, dass der Fluss eines Durchgangsstroms zwischen dem zweiten Knoten und der zweiten Spannung in der Betriebsart verhindert wird, in der eine Vielzahl von Wortleitungen gleichzeitig aktiviert werden. Folglich kann der Betriebsspitzenstrom in der Betriebsart entsprechend dem Burn-In-Test unterdrückt werden.

Die Erfindung ist nachstehend anhand von Ausführungsbeispielen unter Bezugnahme auf die beiliegende Zeichnung näher beschrieben. Es zeigen:

1 ein Blockschaltbild der Struktur einer Halbleiterspeichervorrichtung gemäß einem ersten Ausführungsbeispiel,

2 ein Schaltbild einer detaillierten Struktur in Bezug auf eine Aktivierungssteuerung von Wortleitungen gemäß dem ersten Ausführungsbeispiel,

3 ein Schaltbild einer detaillierten Struktur in Bezug auf die Aktivierungssteuerung von Wortleitungen gemäß einem zweiten Ausführungsbeispiel,

4 ein Blockschaltbild für ein unterschiedliches Anordnungsbeispiel eines globalen Dekodierers in einer Halbleiterspeichervorrichtung gemäß einem Ausführungsbeispiel,

5 und 6 erste und zweite Konzeptdarstellungen, die eine geteilte Wortleitungsstruktur veranschaulichen,

7 bis 9 Schaltbilder erster bis dritter Konfigurationsbeispiele für eine Speicherzelle,

10 ein Schaltbild der Struktur eines lokalen Dekodiererbereichs in der unterteilten Wortleitungsstruktur, und

11 bis 14 Schaltbilder, die jeweils erste bis vierte Konfigurationsbeispiele eines lokalen Dekodierers gemäß dem Stand der Technik veranschaulichen.

Nachstehend sind Ausführungsbeispiele der Erfindung unter Bezugnahme auf die Zeichnung beschrieben. Es sei bemerkt, dass die gleichen Bezugszeichen in den Zeichnungen dieselben oder entsprechende Abschnitte bezeichnen.

Gemäß 1 weist eine Halbleiterspeichervorrichtung 1a gemäß einem ersten Ausführungsbeispiel eine Vielzahl von Speicherzellen MC auf, die an einer Matrix von Reihen und Spalten angeordnet sind. Die Vielzahl der Speicherzellen MC sind in eine Vielzahl von Speicherblöcken 5a bis 5d entlang der Spaltenrichtung unterteilt. Für jede Speicherzelle MC ist, obwohl eine SRAM-Speicherzelle mit der Struktur gemäß 7 bis 9 als Beispiel angeordnet ist, die Struktur der Bauart der Speicherzelle bei der Anwendung der vorliegenden Erfindung nicht besonders begrenzt.

In jedem der Speicherblöcke 5a bis 5d sind Speicherzellen MC in Reihen und Spalten derart angeordnet, dass sie eine Speicherzellenreihe zwischen den Speicherzellen gemeinsam nutzen. In jedem Speicherblock ist eine Wortleitung WL entsprechend jeder Speicherzellenreihe angeordnet, wohingegen ein Bitleitungspaar BLP, das durch Bitleitungen BL und /BL gebildet ist, entsprechend jeder Speicherspalte angeordnet ist. Somit sind Wortleitungen WL getrennt für jede Speicherzellenreihe in den jeweiligen Speicherblöcken 5a bis 5d angeordnet. Eine globale Wortleitung GBL ist gemeinsam für die Speicherblöcke 5a bis 5d in jeweils K Speicherzellenreihen (K: natürliche Zahl) angeordnet. Somit ist, wenn m (m: natürliche Zahl) globale Wortleitungen GWL1 bis GWLm insgesamt angeordnet sind, die Anzahl von Speicherzellenreihen, die in jedem Speicherblock enthalten sind, durch m × K dargestellt.

Die Halbleiterspeichervorrichtung 1a weist weiterhin einen globalen Dekodierer 10 und eine Lokaldekodierer-Steuerungsschaltung (Lokaldekodierer-Steuerungsschaltung) 15 zur Auswahl einer Reihe entsprechend einer Reihenadresse RA, einen Spaltendekodierer 12 zur Auswahl einer Spalte entsprechend einer Spaltenadresse CA, lokale Dekodiererbereiche 20a bis 20d, die entsprechend den Speicherblöcken 5a bis 5d jeweils vorgesehen sind, und eine Daten-Eingabe-/Ausgabeschaltung 17 auf. Die Daten-Eingabe-/Ausgabeschaltung 17 liest und schreibt Daten aus/in eine ausgewählte Speicherzelle über ein Bitleitungspaar BLP in einer ausgewählten Spalte.

Die Lokaldekodierer-Steuerungsschaltung 15 erzeugt in den Speicherblöcken 5a bis 5d Wortleitungsauswahlsignale WSa bis WSd jeweils zur Steuerung der Auswahl aus einem Satz von K Wortleitungen WL, die jeder globalen Wortleitung GWL zugeordnet sind. Jedes Wortleitungsauswahlsignal WSa bis WSd bezieht sich gemeinsam auf die K Wortleitungsauswahlsignale, die für denselben Speicherblock erzeugt sind. Die Wortleitungsauswahlsignale WSa bis WSd werden jeweils den lokalen Dekodiererbereichen 20a bis 20d gesendet.

2 zeigt eine detaillierte Struktur gemäß dem ersten Ausführungsbeispiel in Bezug auf die Aktivierungssteuerung der Wortleitungen.

2 zeigt eine Struktur, in der vier Wortleitungen WL für eine globale Wortleitung GWL angeordnet sind, d.h. K = 4. Zusätzlich zeigt 2 eine Struktur in Bezug auf die Aktivierungssteuerung von Wortleitungen WLa10 bis WLa13, WLa20 bis WLa23, WLb10 bis WLb13 sowie WLb20 bis WLb23, die den ersten und zweiten globalen Wortleitungen GWL1 und GWL2 in den Speicherblöcken 5a und 5b zugeordnet sind.

Die Lokaldekodierer-Steuerungsschaltung 15 weist eine Blockauswahlschaltung 22, einen Subdekodierer 24, Lokaldekodierer-Auswahlschaltungen (lokale Dekodiererauswahlschaltungen) 25a bis 25d, die jeweils den Speicherblöcken 5a bis 5d zugeordnet sind, und eine Burn-In-Steuerungsschaltung 30 auf.

Die Blockauswahlschaltung 22 empfängt eine Blockadresse BA, die Auswahlinformationen der Speicherblöcke 5a bis 5d (beispielsweise CA0, CA1, die die niedrigwertigsten 2 Bits in einer Spaltenadresse sind) angibt, und aktiviert zumindest eines der Blockauswahlsignale BSa bis BSd. Obwohl 2 die lokalen Dekodiererschaltungen 25c, 25d und die Blockauswahlsignale BSc, BSd nicht zeigt, da die Struktur entsprechend den lokalen Dekodierern 20a und 20b repräsentativ dargestellt sind, sind lokale Dekodierer 20c und 20d in ähnlicher Weise mit der Struktur entsprechend den lokalen Dekodierern 20a und 20d vorgesehen, wie nachstehend beschrieben ist. Weiterhin sind in jedem der lokalen Dekodierer 20a bis 20d globale Wortleitungen, die nicht dargestellt sind, ebenfalls mit einer Struktur vorgesehen, die ähnlich zu der ist, die nachstehend beschrieben ist.

Der Subdekodierer 24 aktiviert wahlweise Subdekodiersignale SD0 bis SD3 im Ansprechen auf beispielsweise RA0 und RA1, die die niedrigwertigsten 2 Bits in einer Reihenadresse sind. In der normalen Betriebsart wird eines der Subdekodiersignale SD0 bis SD3 im Ansprechen auf die Reihenadresse RA0 und RA1 aktiviert.

In einem Burn-In-Test (Einbrenntest) kann der Subdekodierer 24 gleichzeitig eine Vielzahl von Subdekodiersignalen SD0 bis SD3 aktivieren.

Beispielsweise werden ein Paar Subdekodiersignale SD0 und SD2 oder ein Paar der Subdekodiersignale SD1 und SD3 gleichzeitig aktiviert. Dies kann eine Wortleitung WL pro Reihe in dem Burn-In-Test aktivieren. In ähnlicher Weise kann die Blockauswahlschaltung 22 ebenfalls gleichzeitig eine Vielzahl von Blockauswahlsignalen BSa bis BSd bei dem Burn-In-Test aktivieren.

Die Lokaldekodierer-Auswahlschaltung 25a empfängt das Blockauswahlsignal BSa und Subdekodiersignale SD0 bis SD3 zur Erzeugung von Wortleitungsauswahlsignalen WSa0 bis WSa3, die ähnlich zu denjenigen gemäß 10 sind, die dem Speicherblock 5a zugeordnet sind. Wenn ein entsprechendes Blockauswahlsignal BSa deaktiviert wird, deaktiviert die lokale Dekodierauswahlschaltung 25a die Wortleitungsauswahlsignale WSa0 bis WSa3 ungeachtet des Pegels der Subdekodiersignale SD0 bis SD3. Wenn demgegenüber ein entsprechendes BLockauswahlsignal BSa aktiviert wird, aktiviert die lokale Dekodierauswahlschaltung 25a Wortleitungsauswahlsignale WSa0 bis WSa3 jeweils entsprechend mit den Subdekodiersignalen SD0 bis SD3. Beispielsweise wird das Wortleitungsauswahlsignal WSa0 aktiviert oder deaktiviert auf der Grundlage des Ergebnisses einer logischen Verknüpfung des Subdekodiersignals SD0 und des Blockauswahlsignals SDa. Diese Wortleitungsauswahlsignale WSa0 bis WSa3 werden durch Signalleitungen SLa0 bis SLa3 gesendet, die in dem lokalen Dekodierbereich 20a entlang der Spaltenrichtung angeordnet sind.

Die lokale Dekodierauswahlschaltung 25b empfängt das Blockauswahlsignal BSb und Subdekodiersignale SD0 bis SD3 zur Erzeugung von Wortleitungsauswahlsignalen WSb0 bis WSb3, die ähnlich zu denjenigen gemäß 10 sind. Diese Wortleitungssignale WSb0 bis WSb3 werden jeweils durch Signalleitungen SLb0 bis SLb3 gesendet, die in dem lokalen Dekodiererbereich 20b entlang der Spaltenrichtung angeordnet sind. Die Aktivierung und Deaktivierung der Wortleitungssignale WSb0 bis WSb3 ist in einer Weise eingestellt, die ähnlich zu den Wortleitungsauswahlsignalen WSa0 bis WSa3 sind, so dass deren ausführliche Beschreibung nicht wiederholt wird. Weiterhin werden in der nachstehenden Beschreibung Signalleitungen SLa0 bis SLa3, SLb0 bis SLb3, ..., die jeweils die Wortleitungsauswahlsignale WSa0 bis WSa3, WSb0 bis WSb3, ... senden, gemeinsam einfach als Signalleitung SL bezeichnet.

Die Burn-In-Steuerungsschaltung 30 ist entsprechend jedem Speicherblock 5a bis 5d vorgesehen, um das Ergebnis einer UND-Operation eines Burn-In-Signals BI und eines Chipaktivierungssignals ACT als Gate-Steuerungssignale GSa bis GSd auszugeben. Somit werden die Gate-Steuerungssignale GSa bis GSd entsprechend den jeweiligen Speicherblöcken 5a bis 5d jeweils zu lokalen Dekodiererbereichen 20a bis 20d gesendet. In der nachstehenden Beschreibung werden die Gatesteuerungssignale GSa bis GSd gemeinsam ebenfalls als ein Gatesteuerungssignal GS bezeichnet.

Das Burn-In-Signal BI wird bei dem Burn-In-Test auf den hohen Pegel (H-Pegel) eingestellt. Ein externes Taktsignal mit einem gewissen Zyklus wird allgemein als Chipaktivierungssignal ACT verwendet. Somit ist im normalen Betrieb das Gatesteuerungssignal GS auf den L-Pegel fest eingestellt, während es bei dem Burn-In-Test periodisch H-Pegel und L-Pegel wiederholt, das heißt H- und L-Pegel-Perioden aufweist.

Weiterhin können in der Struktur, in der die Burn-In-Steuerungsschaltung 30 in jedem Speicherblock vorgesehen ist, Auswahlinformationen der Speicherblöcke 5a bis 5d in dem Burn-In-Signal BI oder dem Chipaktivierungssignal ACT wiedergegeben (reflektiert) werden. Alternativ dazu kann die Burn-In-Steuerung 30 gemeinsam für Speicherblöcke 5a bis 5d vorgesehen werden, damit das Gate-Steuerungssignal GS von den Speicherblöcken gemeinsam genutzt werden kann.

Der globale Dekodierer 10 steuert die Aktivierung jeder globalen Wortleitung GWL durch Einstellung von deren Spannung auf den H- oder den L-Pegel entsprechend den restlichen Bits RA2 bis RAn in einer Reihenadresse, d.h. dem Ergebnis einer Reihenauswahl (wobei n eine natürliche Zahl größer oder gleich 3 ist). In dem normalen Betrieb aktiviert der globale Dekodierer 10 eine der globalen Wortleitungen GWL1 bis GWLm entsprechend den Reihenadressen RA2 bis RAn. In dem Burn-In-Test kann der globale Dekodierer 10 gleichzeitig eine Vielzahl der globalen Wortleitungen GWL1 bis GWLm aktivieren.

Ein lokaler Dekodierer 100 ist entsprechend jeder Wortleitung WL in jedem der lokalen Dekodiererbereiche 20a bis 20d angeordnet. Der lokale Dekodierer 100 aktiviert oder deaktiviert eine entsprechende Wortleitung WL entsprechend dem Spannungspegel der Knoten N1 und N2 entsprechend einem Eingangsanschluss, das heißt, dass er die Aktivierung der entsprechenden Wortleitung steuert. Einer der Knoten N1 und N2 ist mit einer entsprechenden Signalleitung SL und einer entsprechenden globalen Wortleitung GWL verbunden. Beispielsweise ist bei einem lokalen Dekodierer, der der Wortleitung WLb10 zugeordnet ist, der Knoten N1 mit der Signalleitung SLb0 verbunden, und der Knoten N2 ist mit der globalen Wortleitung GWL1 verbunden.

Der lokale Dekodierer 100 weist eine Struktur auf, die ähnlich zu der des lokalen Dekodierers 70 gemäß 13 ist, und weist einen N-Kanal-MOS-Transistor 101, der elektrisch zwischen den Knoten N0 und N2 gekoppelt ist, einen P-Kanal-MOS-Transistor 103, der elektrisch zwischen der Energieversorgungsspannung Vcc und dem Knoten N0 gekoppelt ist und einen Inverter 105 auf, der als Treiberschaltung zur Ansteuerung einer entsprechenden Wortleitung WL mit entweder der Energieversorgungsspannung Vcc oder der Massespannung Vss entsprechend der Spannung des Knotens N0 arbeitet. Das Gate des Transistors 101 ist mit dem Knoten N1 verbunden. Es sei bemerkt, dass der Spannungspegel der Energieversorgungsspannung Vcc in dem Burn-In-Test im Vergleich zu dem während des normalen Betriebs aufgrund des Anlegens einer Hochfeldbeanspruchung angehoben ist. Weiterhin ist der MOS-Transistor gemäß dem vorliegenden Ausführungsbeispiel lediglich ein Beispiel für einen Feldeffekttransistor.

Der Inverter 105 aktiviert eine entsprechende Wortleitung WL durch Ansteuerung der Wortleitung WL mit der Energieversorgungsspannung Vcc, wenn der Knoten N0 auf den L-Pegel (Massespannung Vss) eingestellt ist. Wenn demgegenüber der Knoten N0 auf dem H-Pegel (Energieversorgungsspannung Vcc) eingestellt ist, deaktiviert der Inverter 105 eine entsprechende Wortleitung WL durch Ansteuerung der Wortleitung WL mit der Massespannung Vss. Transistoren 101, 103 und der Inverter 105 entsprechen jeweils den Transistoren 71 und 73 sowie dem Inverter 75 in dem lokalen Dekodierer 70 gemäß 13. Ein Gatesteuerungssignal GS wird dem Gate des Transistors 103 aus einer entsprechenden Burn-In-Steuerungsschaltung 30 zugeführt.

Wenn die Wortleitung W1 aktiviert wird, wird eine entsprechende globale Wortleitung GWL auf dem L-Pegel aktiviert, während die Spannung einer entsprechenden Signalleitung SL (d.h. Wortleitungsauswahlsignal WS) auf den H-Pegel eingestellt wird. Dies schaltet den Transistor 101 ein, wobei der Knoten N0 auf die Massespannung Vss eingestellt wird. Dementsprechend aktiviert der Inverter 105 eine entsprechende Wortleitung WL durch Ansteuerung der Wortleitung WL mit der Energieversorgungsspannung Vcc.

Wenn demgegenüber eine entsprechende Wortleitung deaktiviert wird, das heißt abgesenkt wird, wird ein entsprechendes Subdekodiersignal auf den L-Pegel deaktiviert, wodurch der Transistor 101 ausgeschaltet wird. Somit lädt der Transistor 103 den Knoten N0 mit der Energieversorgungsspannung Vcc, so dass der Inverter 105 die entsprechende Wortleitung mit der Massespannung Vss verbindet, um die Wortleitung zu deaktivieren. Alternativ dazu kann eine entsprechende globale Wortleitung GWL auf den H-Pegel deaktiviert werden, während der Transistor 101 eingeschaltet gelassen wird.

In dem Burn-In-Test wird eine Aktivierungssteuerung der Wortleitungen mit einem Zeitverlauf durchgeführt, der mit dem Chipaktivierungssignal ACT synchronisiert ist. Insbesondere wird eine Wortleitung WL während der H-Pegel-Periode des Chipaktivierungssignals ACT, d.h. der H-Pegel-Periode des Gatesteuerungssignals GS wahlweise aktiviert. Aufgrund einer derartigen Struktur wird, wenn eine entsprechende Wortleitung WL in dem Burn-In-Test aktiviert wird, der Transistor 103 innerhalb jedes lokalen Dekodierers 100 entsprechend der aktivierten Wortleitung ausgeschaltet, wobei kein Durchgangsstrom erzeugt wird, der aus der Energieversorgungsspannung Vcc zu dem Knoten N2 fließen könnte, der auf den L-Pegel (Massespannung Vss) eingestellt ist. Dies verhindert einen Anstieg des Betriebsspitzenstroms in der Halbleiterspeichervorrichtung, selbst falls eine gewisse Anzahl von Wortleitungen gleichzeitig parallel in dem Burn-In-Test aktiviert sind.

Folglich kann, selbst falls eine gewisse Anzahl von Wortleitungen gleichzeitig ausgewählt, d.h. aktiviert wird, um die für den Burn-In-Test erforderliche Zeit zu verkürzen, die Anzahl der Chips, die gleichzeitig an einer Testvorrichtung für den Burn-In-Test angebracht werden können, erhöht werden, was eine Durchführung des Burn-In-Tests mit hohem Wirkungsgrad ermöglicht. Dies führt zu einer Verringerung der Kosten für den Test.

Der Transistor 103 kann an jedem lokalen Dekodierer 100 während der L-Pegel-Periode des Chipaktivierungssignals ACT in dem Burn-In-Test, d.h. der L-Pegel-Periode des Gatesteuerungssignals GS eingeschaltet werden, was den Fluss eines Durchgangsstroms zu dem Knoten N2 verursacht. In der Praxis wird ein derartiger Durchgangsstrom jedoch nicht fließen, da der Chip deaktiviert ist, wenn das Chipaktivierungssignal ACT auf den L-Pegel eingestellt wird, wobei beispielsweise die Lokaldekodierer-Steuerungsschaltung 15 deaktiviert wird und somit der Transistor 101 ausgeschaltet wird.

Wie es vorstehend beschrieben worden ist, ist in dem normalen Betrieb das an jedem lokalen Dekodierer angelegte Gatesteuerungssignal GS auf den L-Pegel eingestellt, und kann der lokale Dekodierer 100 eine entsprechende Wortleitung WL mit hoher Geschwindigkeit aktivieren (anheben) und deaktivieren (absenken), wie in dem Fall des lokalen Dekodierers 70 gemäß 13.

Nachstehend ist ein zweites Ausführungsbeispiel beschrieben.

3 zeigt ein Schaltbild, das eine detaillierte Struktur gemäß dem zweiten Ausführungsbeispiel in Bezug auf die Aktivierungssteuerung der Wortleitungen darstellt.

Gemäß 3 ist in der Struktur gemäß dem zweiten Ausführungsbeispiel ein lokaler Dekodierer 110 anstelle des lokalen Dekodierers 100 entsprechend jeder Wortleitung angeordnet. Der lokale Dekodierer 110 weist zusätzlich zu der Struktur des lokalen Dekodierers 100 gemäß 2 einen P-Kanal-MOS-Transistor 112 auf, der elektrisch zwischen der Energieversorgungsspannung Vcc und dem Knoten N0 gekoppelt ist. Das Gate des Transistors 112 ist mit dem Knoten N1 wie in dem Fall des Gates des Transistors 101 verbunden.

Der Transistor 112 entspricht dem Transistor 85 des lokalen Dekodierers 80 gemäß 14. Somit arbeitet der lokale Dekodierer 110 in der normalen Betriebsart, in der das Gatesteuerungssignal GS auf den L-Pegel fest eingestellt ist, in einer Weise, die ähnlich zu dem lokalen Dekodierer 80 gemäß 14 ist, und kann eine entsprechende Wortleitung WL mit einer Geschwindigkeit deaktivieren (absenken), die höher als die für den lokalen Dekodierer 100 gemäß 2 ist.

Wenn eine Wortleitung WL in dem Burn-In-Test aktiviert wird, wird die Spannung des Gatesteuerungssignal GS an dem Knoten N1 auf den H-Pegel eingestellt, wodurch die Transistoren 103 und 112 ausgeschaltet werden. Somit wird, wie bei der Struktur gemäß dem ersten Ausführungsbeispiel, selbst falls eine Anzahl von Wortleitungen gleichzeitig ausgewählt, d.h. aktiviert werden, der Betriebsspitzenstrom in der Halbleiterspeichervorrichtung nicht ansteigen. Daher kann wie in dem Fall gemäß dem ersten Ausführungsbeispiel der Burn-In-Test mit einem höheren Wirkungsgrad ausgeführt werden. Die Struktur und der Betrieb der anderen Teile gemäß dem zweiten Ausführungsbeispiel sind ähnlich zu denjenigen gemäß dem ersten Ausführungsbeispiel, wie es in 2 veranschaulicht ist, so dass eine ausführliche Beschreibung davon nicht wiederholt wird.

Es sei bemerkt, dass, obwohl das erste und das zweite Ausführungsbeispiel eine Struktur zeigen, in der die Eingangsknoten N1 und N2 der lokalen Dekodierer 100 und 110 mit einer entsprechenden Signalleitung SL und einer globalen Wortleitung GWL jeweils verbunden sind, die Verbindung dazwischen vertauscht werden kann. Das heißt, dass der Knoten N1 mit der globalen Wortleitung GWL verbunden werden kann, wohingegen der Knoten N2 mit einer entsprechenden Signalleitung SL verbunden werden kann. In einem derartigen Fall muss, wenn die Wortleitung WL aktiviert wird, die Spannung einer entsprechenden Signalleitung SL (entsprechendes Wortleitungsauswahlsignal WS) auf den L-Pegel eingestellt werden und muss eine entsprechende globale Wortleitung auf den H-Pegel eingestellt werden. Zusätzlich kann, wenn die Wortleitung WL deaktiviert wird, die Spannung einer entsprechenden Signalleitung SL auf den H-Pegel eingestellt werden, während eine entsprechende globale Wortleitung GWL auf den H-Pegel eingestellt wird, oder eine entsprechende globale Wortleitung GWL auf den L-Pegel eingestellt wird. Eine derartige Verbindung zwischen den Eingangsknoten N1 und N2 kann beliebig unter Berücksichtigung der Signalausbreitungsgeschwindigkeit und dergleichen auf jeder globalen Wortleitung GWL und SL bestimmt werden.

Weiterhin kann, wie es in 4 gezeigt ist, der globale Dekodierer 10 ebenfalls in einem mittleren Abschnitt der Speicheranordnung wie in der Struktur gemäß 6 angeordnet werden. Eine derartige Struktur mit der lokalen Dekodiersteuerungsschaltung 15 und den lokalen Dekodierbereichen 20a bis 20d gemäß dem ersten oder dem zweiten Ausführungsbeispiel ermöglicht sowohl eine schnellere Aktivierungssteuerung der Wortleitungen im normalen Betrieb als auch eine Unterdrückung des Betriebsspitzenstroms in einem Burn-In-Test.

Weiterhin kann, obwohl gemäß dem ersten und dem zweiten Ausführungsbeispiel die Speicheranordnung in vier Speicherblöcke 5a bis 5d unterteilt ist, die Anzahl der unterteilten Speicherblöcke beliebig eingestellt werden. In ähnlicher Weise kann in jedem Speicherblock die Zahl K, die die Anzahl der Wortleitungen WL angibt, die einer globalen Wortleitung GWL zugeordnet sind, ebenfalls beliebig eingestellt werden. Beispielsweise kann das Verhältnis von globaler Wortleitung GWL zu Wortleitung WL 1 zu 1 sein (K = 1). In einem derartigen Fall werden Wortleitungsauswahlsignale WSa bis WSd lediglich auf der Grundlage der Auswahlinformationen der Speicherblöcke 5a bis 5d erzeugt.

Wie vorstehend beschrieben, weist ein lokaler Dekodierer (100), der die Aktivierung jeder Wortleitung (WL) steuert, einen ersten Transistor (101), der zwischen ersten und zweiten Knoten (N0, N2) geschaltet ist, einen zweiten Transistor (103), der zwischen einer Energieversorgungsspannung (Vcc) und dem ersten Knoten (N0) geschaltet ist, und einen Inverter (105) auf, der eine Wortleitung mit der Energieversorgungsspannung oder einer Massespannung (Vss) entsprechend der Spannung des ersten Knotens (N0) ansteuert. Wenn eine entsprechende Wortleitung aktiviert wird, wird der zweite Knoten (N2) auf die Massespannung eingestellt, wobei der erste Transistor eingeschaltet wird. In einem Burn-In-Test schaltet eine Burn-In-Steuerungsschaltung (30) den zweiten Transistor (103) in einem lokalen Dekodierer entsprechend einer zu aktivierenden Wortleitung zwangsweise aus.


Anspruch[de]
Halbleiterspeichervorrichtung mit

einer Vielzahl von Speicherzellen (MC), die in Reihen und Spalten angeordnet sind sowie in einer Vielzahl von Blöcken (5a bis 5d) entlang einer Spaltenrichtung unterteilt sind,

einer Vielzahl globaler Wortleitungen (GWL), die jeweils gemeinsam für die Vielzahl der Blöcke angeordnet sind, für jeweils K (K: natürliche Zahl) Speicherzellenreihen,

einer Vielzahl von Wortleitungen (WL) die getrennt jeweils für jede der Speicherreihen entsprechend der Vielzahl der Blöcke angeordnet sind,

einem globalen Dekodierer (10), der eine Spannung der Vielzahl der globalen Wortleitungen entsprechend einem Ergebnis einer Reihenauswahl einstellt,

einer Vielzahl lokaler Dekodiererauswahlschaltungen (25a bis 25d), die entsprechend der Vielzahl der Blöcke jeweils vorgesehen sind, die jeweils K Auswahlsignale, die den jeweiligen K Wortleitungen zugeordnet sind, die jeder globalen Wortleitung zugeordnet sind, entsprechend den Auswahlinformationen der Vielzahl der Blöcke und dem Ergebnis der Reihenauswahl erzeugen,

K Auswahlsignalleitungen (SLa0 bis SLa3), die für jeden der Blöcke vorgesehen sind, um jeweils die K Auswahlsignale aus einer entsprechenden aus der Vielzahl der lokalen Dekodiererauswahlschaltungen zu senden,

einer Vielzahl lokaler Dekodierer (100, 110) die entsprechend der Vielzahl der Wortleitungen jeweils vorgesehen sind, die jeweils die Aktivierung einer entsprechenden Wortleitung entsprechend einer Spannung einer der K Auswahlsignalleitungen und einer Spannung einer entsprechenden globalen Wortleitung steuert,

wobei jeder lokaler Dekodierer aufweist:

eine erste Schalt-Schaltung (101), die entsprechend einer Spannung eines ersten Knotens (N1), der entweder mit der entsprechenden Auswahlsignalleitung oder einer entsprechenden globalen Wortleitung verbunden ist, einen zweiten Knoten (N2), der mit der entsprechend anderen Leitung der entsprechenden Auswahlsignalleitung und der entsprechenden globalen Wortleitung verbunden ist, mit einem internen Knoten (N0) verbindet,

einer Treiberschaltung (105) zur Einstellung der entsprechenden Wortleitung in einen aktivierten Zustand, wenn der interne Knoten über die erste Schalt-Schaltung auf eine erste Spannung (Vss) eingestellt ist, und zur Einstellung der entsprechenden Wortleitung in einen deaktivierten Zustand, wenn der interne Knoten auf eine zweite Spannung (Vcc) eingestellt ist, und

eine zweite Schalt-Schaltung (103) zur Verbindung des internen Knotens mit der zweiten Spannung, und

eine Steuerungsschaltung (30) zum Ausschalten der zweiten Schalt-Schaltung in einer anderen Betriebsart, die sich von einer normalen Betriebsart unterscheidet, in der mehrere aus der Vielzahl der Wortleitungen gleichzeitig aktiviert werden, in dem lokalen Dekodierer entsprechend jeder der gleichzeitig aktivierten Wortleitungen.
Halbleiterspeichervorrichtung nach Anspruch 1, wobei die andere Betriebsart einem Burn-In-Test entspricht. Halbleiterspeichervorrichtung nach Anspruch 1, wobei

die Treiberschaltung ein Inverterelement (105) aufweist, das den internen Knoten (N0) als einen Eingangsknoten und die entsprechende Wortleitung (WL) als einen Ausgangsknoten aufweist,

die erste Schalt-Schaltung einen ersten Feldeffekttransistor (101) aufweist, der elektrisch zwischen dem zweiten Knoten (N2) und dem internen Knoten (N0) gekoppelt ist und ein Gate aufweist, das mit dem ersten Knoten (N1) verbunden ist, und

die zweite Schalt-Schaltung einen zweiten Feldeffekttransistor (103) aufweist, der elektrisch zwischen der zweiten Spannung (Vcc) und dem internen Knoten (N0) gekoppelt ist sowie ein Gate aufweist, das ein Ausgangssignal aus der Steuerungsschaltung (30) empfängt.
Halbleiterspeichervorrichtung nach Anspruch 1, wobei jeder lokale Dekodierer (110) weiterhin eine dritte Schalt-Schaltung (112) aufweist, die zwischen dem internen Knoten (N0) und der zweiten Spannung (Vcc) vorgesehen ist, um die erste Schalt-Schaltung (101) komplementär einzuschalten. Halbleiterspeichervorrichtung nach Anspruch 4, wobei

die Treiberschaltung ein Inverterelement (105) aufweist, das den internen Knoten (N0) als einen Eingangsknoten und die entsprechende Wortleitung (WL) als einen Ausgangsknoten aufweist,

die erste Schalt-Schaltung einen ersten Feldeffekttransistor (101) aufweist, der elektrisch zwischen dem zweiten Knoten (N2) und dem internen Knoten (N0) gekoppelt ist und ein Gate aufweist, das mit dem ersten Knoten (N1) verbunden ist, und

die zweite Schalt-Schaltung einen zweiten Feldeffekttransistor (103) aufweist, der elektrisch zwischen der zweiten Spannung (Vcc) und dem internen Knoten (N0) gekoppelt ist sowie ein Gate aufweist, das ein Ausgangssignal aus der Steuerungsschaltung (30) empfängt,

die dritte Schalt-Schaltung einen dritten Feldeffekttransistor (112) aufweist, der zwischen dem internen Knoten und der zweiten Spannung elektrisch gekoppelt ist, sowie ein Gate aufweist, das mit dem ersten Knoten verbunden ist, und

der dritte Feldeffekttransistor einen Leitungstyp aufweist, der entgegengesetzt zu dem Leitungstyp des ersten Feldeffekttransistors ist.
Halbleiterspeichervorrichtung nach Anspruch 1, wobei die Steuerungsschaltung (30) die zweite Schalt-Schaltung (103) jedes lokalen Dekodierers (100, 110) parallel ausschaltet, wenn in der anderen Betriebsart mehrere aus der Vielzahl der Wortleitungen (WL) gleichzeitig aktiviert werden. Halbleiterspeichervorrichtung nach Anspruch 1, wobei

die Steuerungsschaltung (30) entsprechend jedem Block (5a bis 5d) vorgesehen ist, und

die Steuerungsschaltung die zweite Schalt-Schaltung (103) in jedem lokalen Dekodierer (100, 110) in einem entsprechenden Block parallel ausschaltet, wenn die Wortleitung in der anderen Betriebsart in dem entsprechenden Block aktiviert wird.






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