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Dokumentenidentifikation DE19749659B4 13.09.2007
Titel Hierarchische Wortleitungsstruktur
Anmelder LG Semicon Co., Ltd., Cheongju, Chungcheongbuk, KR
Erfinder Jeong, Jeong-Su, Seoul/Soul, KR;
Ahn, Jin-Hong, Anyang, Kyungki, KR
Vertreter WUESTHOFF & WUESTHOFF Patent- und Rechtsanwälte, 81541 München
DE-Anmeldedatum 10.11.1997
DE-Aktenzeichen 19749659
Offenlegungstag 27.08.1998
Veröffentlichungstag der Patenterteilung 13.09.2007
Veröffentlichungstag im Patentblatt 13.09.2007
IPC-Hauptklasse G11C 8/14(2006.01)A, F, I, 20051017, B, H, DE
IPC-Nebenklasse G11C 8/08(2006.01)A, L, I, 20051017, B, H, DE   G11C 5/02(2006.01)A, L, I, 20051017, B, H, DE   

Beschreibung[de]

Die vorliegende Erfindung betrifft eine hierarchische Wortleitungsstruktur einer Halbleiterspeichervorrichtung und insbesondere eine verbesserte hierarchische Wortleitungsstruktur, die in der Lage ist, benachbarte Unterwortleitungen durch Verwenden anderer Hauptwortleitungen zu treiben.

1 zeigt eine herkömmliche hierarchische Wortleitungsstruktur.

Wie daraus ersichtlich ist, enthält eine herkömmliche hierarchische Wortleitungsstruktur eine Vielzahl Wortleitungsreihen R1, R2 und R3, die jeweils Unterwortleitungstreiber SWD0 bis SWD3 aufweisen.

So enthält beispielsweise die erste Wortleitungsreihe R1 einen Unterwortleitungstreiber SWD0, der mit einem Paar Hauptwortleitungen MWL0 und MWL0b zum Erhalt eines Freigabesignals SWDEN0 für den Unterwortleitungstreiber und zum Treiben einer Unterwortleitung SWL0 verbunden ist, einen Unterwortleitungstreiber SWD1, der mit den Hauptwortleitungen MWL0 und MWL0b zum Erhalt eines Freigabesignals SWDEN1 für den Unterwortleitungstreiber und zum Treiben einer Unterwortleitung SWL1 verbunden ist, einen Unterwortleitungstreiber SWD2, der mit den Hauptwortleitungen MWL0 und MWL0b zum Erhalt eines Freigabesignals SWDEN2 für den Unterwortleitungstreiber und zum Treiben einer Unterwortleitung SWL2 verbunden ist, und einen Unterwortleitungstreiber SWD3, der mit den Hauptwortleitungen MWL0 und MWL0b zum Erhalt eines Freigabesignals SWDEN3 für den Unterwortleitungstreiber und zum Treiben einer Unterwortleitung SWL3 verbunden ist.

Die Hauptwortleitungen MWL0 und MWL0b sind hier zueinander komplementär. Die Freigabesignale SWDEN0, SWDEN1, SWDEN2 und SWDEN3 für den Unterwortleitungstreiber sind 1-Bit-Signale einer Zeilenadresse. Von den obigen Signalen wird in einem Zeitpunkt immer nur ein Signal zu einem High-Pegel.

Die zweite Wortleitungsreihe R2 enthält Unterwortleitungstreiber SWD0 bis SWD3, die mit einem Paar Hauptwortleitungen MWL1 und MWL1b zum Erhalt der Freigabesignale SWDEN0 bis SWDEN3 für den Unterwortleitungstreiber und zum Treiben der Unterwortleitungen SWL4 bis SWL7 verbunden sind.

Außerdem enthält die dritte Wortleitungsreihe R3 Unterwortleitungstreiber SWD0 bis SWD3, die mit einem Paar Hauptwortleitungen MWL2 und MWL2b zum Erhalt der Freigabesignale SWDEN0 bis SWDEN3 für den Unterwortleitungstreiber verbunden sind.

Wie in 2 dargestellt, enthält der Unterwortleitungstreiber SWD0 einen PMOS-Transistor MP1, dessen Gate mit der Hauptwortleitung MWL0b verbunden ist, dessen Source das Freigabesignal SWDEN0 für den Unterwortleitungstreiber erhält und dessen Drain mit der Unterwortleitung SWL0 verbunden ist, einen NMOS-Transistor MN1, dessen Gate mit der Hauptwortleitung MWL0b, dessen Drain mit der Unterwortleitung SWL0 und dessen Source mit Masse verbunden ist, und einen NMOS-Transistor MN2, dessen Gate mit der Hauptwortleitung MWL0 verbunden ist, dessen Drain das Freigabesignal SWDEN0 für den Unterwortleitungstreiber erhält und dessen Source mit der Unterwortleitung SWL0 verbunden ist.

Darüber hinaus haben die Unterwortleitungstreiber SWD1 bis SWD3 die gleiche Konstruktion wie der Unterwortleitungstreiber SWD0.

Nunmehr wird die Funktion der herkömmlichen hierarchischen Wortleitungsstruktur unter Bezugnahme auf die beiliegenden Zeichnungen erläutert.

Zunächst wird, wenn ein Signal mit High-Pegel an die Hauptwortleitung MWL0, bei der es sich um eine höherwertige Wortleitung handelt, angelegt wird, die erste Wortleitungsreihe R1 angewählt, und der NMOS-Transistor MN2 des Unterwortleitungstreibers SWD0 wird eingeschaltet. Anschließend wird ein Signal mit Low-Pegel an die Hauptwortleitung MWL0b angelegt, der PMOS-Transistor MP1 wird eingeschaltet, und der NMOS-Transistor MN1 wird ausgeschaltet. Wird ein auf High-Pegel liegendes Freigabesignal SWDEN0 für den Unterwortleitungstreiber an den Unterwortleitungstreiber SWD0 angelegt, so wird ein Signal mit High-Pegel an die Unterwortleitung SWL0 ausgegeben, um dadurch eine wirkliche Wortleitung anzusteuern.

Ein wichtiger Faktor beim Treiben der Wortleitung ist jedoch eine sich übertragende Störung. Die Unterwortleitung, die während des Treibens der Wortleitung besonders stark von der sich übertragenden Störung betroffen ist, ist die Unterwortleitung SWL2.

Wie aus 3 ersichtlich ist, kann nämlich beim Treiben der Unterwortleitung SWL0 durch den Unterwortleitungstreiber SWD0 die Unterwortleitung SWL2, die vom Unterwortleitungstreiber SWD2 getrieben wird, mit sich übertragenden Störspannungen beaufschlagt werden. Zu diesem Zeitpunkt sind der PMOS-Transistor MP1' und der NMOS-Transistor MN2' des Unterwortleitungstreibers SWD2 eingeschaltet und der NMOS-Transistor MN1' ist ausgeschaltet. Darüber hinaus wird ein auf Low-Pegel liegendes Freigabesignal SWDEN2 für den Unterwortleitungstreiber an die Source des PMOS-Transistors MP1' bzw. das Drain des NMOS-Transistors MN2' angelegt.

Bei der herkömmlichen hierarchischen Wortleitungsstruktur ergeben sich jedoch aufgrund der Tatsache, daß ein Paar Hauptwortleitungen MWL0 und MWL0b sowie die Freigabesignale SWDEN0, SWDEN1 oder SWDEN2, SWDEN3 für den Unterwortleitungstreiber verwendet werden und, im Vergleich mit einem Wortleitungs-Shunt-Verfahren, ein zusätzlicher Unterwortleitungstreiber erforderlich ist, Probleme aufgrund der nachteilig vergrößerten Auslegungsgröße.

Eine herkömmliche Halbleiterspeichervorrichtung mit geteilter Wortleitungsstruktur ist zum Beispiel aus der Europäischen Patentanmeldung EP 0 600 184 A2 bekannt.

Es ist demnach die Aufgabe der vorliegenden Erfindung, eine verbesserte hierarchische Wortleitungsstruktur bereitzustellen, die die dem Stand der Technik anhaftenden Probleme überwindet und die in der Lage ist, eine sich übertragende Störung beim Treiben benachbarter Unterwortleitungen durch Verwenden anderer Hauptwortleitungen und mit einem Transistor weniger als der herkömmliche Unterwortleitungstreiber wirksam zu beseitigen, um so die Auslegungsgröße zu verringern.

Zur Lösung der obigen Aufgabe wird eine hierarchische Wortleitungsstruktur bereitgestellt, die eine Vielzahl von Wortleitungsreihen, entsprechend einer Anzahl von Hauptwortleitungen, enthält, wobei die in den Wortleitungsreihen enthaltenen, mindestens zwei Unterwortleitungen in Erstreckungsrichtung der Hauptwortleitungen segmentiert sind und jeweils von Unterwortleitungstreibern angesteuert werden, die Freigabesignale enthalten, von denen zu einem Zeitpunkt immer nur ein Signal zu einem High-Pegel wird, dadurch gekennzeichnet, dass die Unterwortleitungstreiber zum Ansteuern benachbarter Unterwortleitungen innerhalb der Wortleitungsreihen mit einer anderen Hauptwortleitung verbunden sind.

Weitere Vorteile und Merkmale der Erfindung ergeben sich aus der nachstehenden detaillierten Beschreibung und den beiliegenden beispielhaften Zeichnungen; es zeigen:

1 ein Schema einer herkömmlichen hierarchischen Wortleitungsstruktur;

2 ein detailliertes Schaltbild eines Unterwortleitungstreibers der Schaltung nach 1;

3 ein Schaltschema zur Erläuterung der sich übertragenden Störung eines Unterwortleitungstreibers der Schaltung nach 1;

4 ein Schema einer hierarchischen Wortleitungsstruktur gemäß einem ersten Ausführungsbeispiel der vorliegenden Erfindung;

5 ein detailliertes Schaltbild eines Unterwortleitungstreibers der Schaltung nach 4;

6 ein Schaltschema zur Erläuterung der sich übertragenden Störung eines Unterwortleitungstreibers in 4 gemäß der vorliegenden Erfindung; und

7 und 8 Schemata einer hierarchischen Wortleitungsstruktur gemäß einem zweiten Ausführungsbeispiel der vorliegenden Erfindung.

4 zeigt eine hierarchische Wortleitungsstruktur gemäß einem ersten Ausführungsbeispiel der vorliegenden Erfindung.

Wie daraus ersichtlich ist, enthält die hierarchische Wortleitungsstruktur gemäß der vorliegenden Erfindung eine Vielzahl Wortleitungsreihen R1 bis Rn, die einer Vielzahl Hauptwortleitungen MWL0b bis MWLnb entsprechen. Jede der Wortleitungsreihen R1 bis Rn enthält ein Paar Unterwortleitungstreiber SWD0 und SWD1 oder ein Paar Unterwortleitungstreiber SWD2 und SWD3, die ein Paar komplementäre Freigabesignale SWDEN0 und SWDEN1 für den Unterwortleitungstreiber oder ein Paar komplementäre Freigabesignale SWDEN2 und SWDEN3 für den Unterwortleitungstreiber erhalten.

Die erste Hauptwortleitung MWL0b der Hauptwortleitungen MWL0b bis MWLnb ist mit nur einem Paar Unterwortleitungstreibern SWD0 und SWD1 verbunden, bei denen es sich um die (2n + 1)-ten Treiber in der ersten Wortleitungsreihe R1 handelt, und die übrigen Hauptwortleitungen MWL1b, MWL2b, ..., MWLnb sind mit dem Paar der (2n + 1)-ten Unterwortleitungstreiber SWD0 und SWD1 einer entsprechenden Wortleitungsreihe bzw. mit dem Paar der (2n)-ten Unterwortleitungstreiber SWD2 und SWD3 der vorigen Wortleitungsreihe verbunden. Außerdem ist das Paar der (2n)-ten Unterwortleitungstreiber SWD2 und SWD3 in der letzten Wortleitungsreihe Rn mit der ersten Hauptwortleitung MWL0b verbunden.

Die in der ersten Wortleitungsreihe R1 enthaltenen Unterwortleitungstreiber SWD0 und SWD1 sowie die Unterwortleitungstreiber SWD2 und SWD3 sind mit den Unterwortleitungen SWL6 und SWL7 verbunden.

Die in der zweiten Wortleitungsreihe R2 enthaltenen Unterwortleitungstreiber SWD0 und SWD1 sind mit den Unterwortleitungen SWL4 und SWL5 verbunden.

Die in der letzten Wortleitungsreihe Rn enthaltenen Unterwortleitungstreiber SWD2 und SWD3 sind mit den Unterwortleitungen SWL2 und SWL3 verbunden.

Wie in 5 dargestellt, enthält der Unterwortleitungstreiber SWD0 einen PMOS-Transistor MP1, dessen Gate mit der Hauptwortleitung MWL0b verbunden ist, dessen Source ein Freigabesignal SWDEN0 für den Unterwortleitungstreiber erhält und dessen Drain mit der Unterwortleitung SWL0 verbunden ist, und einen NMOS-Transistor MN1, dessen Gate mit der Hauptwortleitung MWL0, dessen Drain mit der Unterwortleitung SWL0 und dessen Source mit Masse verbunden ist.

Die Funktion der hierarchischen Wortleitungsstruktur gemäß der vorliegenden Erfindung wird nunmehr unter Bezugnahme auf die beiliegenden Zeichnungen erläutert.

Zunächst werden die Hauptwortleitungen MWL0b bis MWLnb durch ein Signal auf Low-Pegel angesteuert, und die Freigabesignale SWDEN0, SWDEN1, SWDEN2 und SWDEN3 für den Unterwortleitungstreiber werden an die Unterwortleitungstreiber SWD0 bis SWD3 jeder der Wortleitungsreihen R1 bis Rn auf identische Weise wie beim Stand der Technik angelegt.

Wird ein Signal mit Low-Pegel an die Hauptwortleitung MWL0b angelegt, wird die erste Wortleitungsreihe R1 angewählt. Zu diesem Zeitpunkt ist der PMOS-Transistor MP1 eingeschaltet, und der NMOS-Transistor MN1 ist ausgeschaltet. Außerdem wird ein Signal mit High-Pegel an die Unterwortleitung SWL0 ausgegeben, wenn ein Freigabesignal SWDEN0 mit High-Pegel für den Unterwortleitungstreiber an den Unterwortleitungstreiber SWD0 ausgegeben wird, um auf diese Weise eine wirkliche Wortleitung anzusteuern.

Wird nämlich, wie in 6 dargestellt, die Unterwortleitung SWL0 vom Unterwortleitungstreiber SWD0 getrieben, kann in der Unterwortleitung SWL6, die vom Unterwortleitungstreiber SWD2 getrieben wird, eine sich übertragende Störung auftreten.

Zu diesem Zeitpunkt wird ein Signal mit High-Pegel an die Hauptwortleitung MWL1b angelegt, und folglich wird der PMOS-Transistor MP1' des Unterwortleitungstreibers SWD2 ausgeschaltet und der NMOS-Transistor MN1' eingeschaltet. Darüber hinaus wird ein auf Low-Pegel liegendes Freigabesignal SWDEN2 für den Unterwortleitungstreiber an die Source des PMOS-Transistors MP1' angelegt.

Die in der Unterwortleitung SWL6 auftretende sich übertragende Störung wird auf diese Weise über den NMOS-Transistor MN1' nach Masse geshuntet, um dadurch die sich übertragende Störung weitgehend zu beseitigen.

Bei einem anderen Ausführungsbeispiel der vorliegenden Erfindung gemäß 7 kann jede der Wortleitungsreihen R1 bis Rn einen Unterwortleitungstreiber SWD0 oder SWD1 enthalten. Im Gegensatz dazu kann, wie in 8 dargestellt, jede der Wortleitungsreihen R1 bis Rn vier Unterwortleitungstreiber SWD0 bis SWD3 oder SWD4 bis SWD7 enthalten. Freigabesignale SWDEN0 bis SWDEN3 für den Unterwortleitungstreiber werden an die Paare der (2n + 1)-ten Unterwortleitungstreiber SWD0 bis SWD3 jeder der Wortleitungsrehen R1 bis Rn angelegt, und Freigabesignale SWDEN4 bis SWDEN7 für den Unterwortleitungstreiber werden an die Paare der (2n)-ten Unterwortleitungstreiber SWD4 bis SWD7 angelegt.

Wie oben beschrieben, ist die hierarchische Wortleitungsstruktur gemäß der vorliegenden Erfindung in der Lage, das Problem der zu engen Teilung der Wortleitungsverdrahtung durch Treiben benachbarter Unterwortleitungen unter Verwendung anderer Hauptwortleitungen zu vermeiden und durch Überwinden der Probleme herkömmlicher Unterwortleitungstreiber die Auslegungsgröße zu verringern.


Anspruch[de]
Hierarchische Wortleitungsstruktur für eine Halbleiterspeichervorrichtung, die eine Vielzahl von Wortleitungsreihen (R1 bis Rn), entsprechend einer Anzahl von Hauptwortleitungen (MWL0b bis MWLnb), enthält, wobei die in den Wortleitungsreihen (R1 bis Rn) enthaltenen, mindestens zwei Unterwortleitungen (SWL0, SWL1, SWL2, SWL3, SWL4, SWL5, SWL6, SWL7) in Erstreckungsrichtung der Hauptwortleitungen (MWL0b bis MWLnb) segmentiert sind und jeweils von Unterwortleitungstreibern (SWD0, SWD1, SWD2, SWD3) angesteuert werden, die Freigabesignale (SWDEN0, SWDEN1, SWDEN2, SWDEN3) umfassen, von denen zu einem Zeitpunkt immer nur ein Signal zu einem High-Pegel wird, dadurch gekennzeichnet, dass die Unterwortleitungstreiber (SWD0, SWD1, SWD2, SWD3) zum Ansteuern benachbarter Unterwortleitungen (SWL0, SWL1, SWL2, SWL3, SWL4, SWL5, SWL6, SWL7) innerhalb der Wortleitungsreihen (R1 bis Rn) mit einer anderen Hauptwortleitung (MWL0b bis MWLnb) verbunden sind. Wortleitungsstruktur nach Anspruch 1, bei der jeder Unterwortleitungstreiber folgendes enthält:

einen PMOS-Transistor (MP1), dessen Gate mit der Hauptwortleitung (MWL0b) verbunden ist, dessen Source ein Freigabesignal (SWDEN0) für den Unterwortleitungstreiber erhält und dessen Drain mit der Unterwortleitung (SWL0) verbunden ist; und einen NMOS-Transistor (MN1), dessen Gate mit der Hauptwortleitung (MWL0), dessen Drain mit der Unterwortleitung (SWL0) und dessen Source mit Masse verbunden ist.
Wortleitungsstruktur nach Anspruch 1, dadurch gekennzeichnet, dass die Unterwortleitungstreiber, die zu mehreren Unterwortleitungen eines Segments einer Wortleitungsreihe gehören, mit jeweils einer gemeinsamen Hauptwortleitung verbunden sind und jeweils alternierend an zwei einer Wortleitungsreihe entsprechenden Hauptwortleitungen angeschlossen sind, wobei die erste Hauptwortleitung mit der ersten und der letzten Wortleitungsreihe verbunden ist. Wortleitungsstruktur nach Anspruch 1, bei der jede Wortleitungsreihe aus der Vielzahl der Wortleitungsreihen (R1 bis Rn) vier Unterwortleitungstreiber (SWD0, SWD1, SWD2, SWD3) enthält. Wortleitungsstruktur nach Anspruch 1, bei der jede dieser Hauptwortleitungen (MWL0b bis MWLnb) gemäß einem Signal mit Low-Pegel aktiviert wird.






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