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Dokumentenidentifikation DE19758791B4 20.09.2007
Titel Verfahren zum Ansteuern einer Halbleiter-Speichereinrichtung und Halbleiter-Speichereinrichtung
Anmelder Kabushiki Kaisha Toshiba, Tokio/Tokyo, JP
Erfinder Takashima, Daisaburo, Yokohama, JP
Vertreter HOFFMANN & EITLE, 81925 München
DE-Anmeldedatum 10.06.1997
DE-Aktenzeichen 19758791
File number of basic patent 19724449.1
Offenlegungstag 11.12.1997
Veröffentlichungstag der Patenterteilung 20.09.2007
Veröffentlichungstag im Patentblatt 20.09.2007
IPC-Hauptklasse G11C 11/22(2006.01)A, F, I, 20051017, B, H, DE
IPC-Nebenklasse G11C 7/12(2006.01)A, L, I, 20051017, B, H, DE   G11C 7/22(2006.01)A, L, I, 20051017, B, H, DE   
Zusammenfassung Halbleiter-Speichereinrichtung mit mehreren Speicherzellen, die jeweils umfassen: einen Transistor (Q1, Q2, Q3, Q4) mit einem Source-Anschluss, einem Drain-Anschluss und einem Gate-Anschluss, und einen ferroelektrischen Kondensator (Cf1, Cf2, Cf3, Cf4) mit einem ersten Anschluss, der mit dem Source-Anschluss verbunden ist, und mit einem zweiten Anschluss, der mit dem Drain-Anschluss verbunden ist, wobei der Gate-Anschluss des Transistors mit einer Wortleitung (WL00, WL01, WL02, WL03) verbunden ist, wobei der Transistor ein erster Transistor ist, der Source-Anschluss ein erster Source-Anschluss it, der Drain-Anschluss ein erster Drain-Anschluss ist, und der ferroelektrische Kondensator ein erster ferroelektrischer Kondensator ist, und ein zweiter Transistor vorgesehen ist, der einen zweiten Source-Anschluss hat, der mit dem ersten Drain-Anschluss verbunden ist, und welcher einen zweiten Drain-Anschluss hat, und ein zweiter ferroelektrischer Kondensator vorgesehen ist, der einen dritten Anschluss hat, der mit dem ersten Source-Anschluss verbunden ist, und einen vierten Anschluss hat, der mit dem zweiten Drain-Anschluss verbunden ist.

Beschreibung[de]

Die vorliegende Erfindung betrifft eine nicht flüchtige Halbleiterspeichereinrichtung unter Verwendung eines ferroelektrischen Kondensators, und ein Verfahren zur Ansteuerung einer nicht flüchtigen Halbleiterspeichereinrichtung.

In den vergangenen Jahren hat ein nicht flüchtiger Speicher (FRAM) unter Verwendung eines ferroelektrischen Kondensators beträchtliche Aufmerksamkeit als einer der Halbleiterspeicher erweckt. Da der FRAM(Speicher) dahingehend vorteilhaft ist, dass er nicht flüchtig ist, die Anzahl von wiederholten Einschreibungszugriffen 1012 ist, die Lese/Einschreibezeit fast derjenigen eines DRAMs gleicht und er bei einer niedrigen Spannung von 3–5 V arbeiten kann, können die FRAMs alle üblichen Speicher ersetzen.

Zusammen mit Entwicklungen wurde die Zellengrösse des FRAMs durch Vereinfachung und Mikrostrukturierung des Zellenaufbaus wie bei der Entwicklung von DRAMs verkleinert. 1A zeigt die Speicherzelle eines herkömmlichen DRAMs unter Verwendung eines Einzeltransistor/Einzelkondensator-Aufbaus. 1B zeigt die Speicherzelle eines herkömmlichen FRAMs mit einem Einzeltransistor/Einzelkondensator-Aufbau. Das Bezugssymbol WL bezeichnet eine Wortleitung; BL eine Bitleitung; SN einen Speicherknoten und PL eine Plattenelektrode.

Die FRAM Speicherzelle weist grundlegend den gleichen Aufbau wie eine DRAM Speicherzelle auf. Der FRAM unterscheidet sich von dem DRAM in den folgenden zwei Punkten.

  • (1) Während der DRAM ein Dielektrikum ohne irgendeine spontane dielektrische Polarisation als ein Kondensator verwendet, verwendet der FRAM einen ferroelektrischen Kondensator.
  • (2) In dem DRAM ist die Plattenelektrode an einem Anschluss des Kondensators auf (1/2)Vcc fixiert. Jedoch wird in dem FRAM das Plattenelektrodenpotential innerhalb des Bereichs von 0 V bis Vcc geändert.

Für (2) wird jedoch die Vorgehensweise (das Schema) einer Änderung des Plattenelektrodenpotentials durch eine Vorgehensweise einer Fixierung der Plattenelektrode auf (1/2)Vcc ersetzt.

Deshalb gleicht der FRAM dem DRAM mit Ausnahme von (1). Der FRAM weist auch den gleichen Zellenfeldaufbau wie derjenige des DRAMs auf. Der FRAM weist einen Aufbau mit gefalteter Bitleitung (BL) auf, wie in 1C gezeigt. Die minimale Zellengrösse zu dieser Zeit wird wie folgt dargestellt: 2F × 4F = 8F2.

In 1C bezeichnet ein Bezugssymbol MC eine Speicherzelle; SA ein Erfassungs- oder Leseverstärker; und F eine minimale Verarbeitungsgrösse. BL und BL in 1C bezeichnen ein Bitleitungspaar.

Das Prinzip des Betriebs des FRAMs wird kurz unter Bezugnahme auf die 2A und 2B beschrieben.

In dem DRAM wird der Zellentransistor eingeschaltet und Vcc oder eine Spannung von 0 V wird an den Zellenkondensator angelegt, um Ladungen einzuschreiben, wodurch ein Datenwert "0" oder "1" gespeichert wird. Beim Lesen wird der Zellentransistor eingeschaltet, um die Ladungen auszulesen. In dem DRAM sind die akkumulierten Ladungen (Polarisationswert [C]) proportional zu der Spannung, die über dem Zellenkondensator angelegt wird, wie in 2A gezeigt. Wenn die angelegte Spannung aufgrund eines Leckstroms an dem p-n Übergang des Zellentransistors oder dergleichen 0 V wird, wird aufgrund dessen auch der Polarisationswert 0 C und die Information wird zerstört.

In dem FRAM weisen die Polarisationscharakteristiken jedoch eine Hysterese auf. Ein Fall, bei dem nach einer Einschaltung der Energie die Spannung der Platte (PL) 0 V ist, das Potential des Speicherknotens (SN) 0 V ist und ein Datenwert "0" in die Zelle eingeschrieben worden ist, wird betrachtet. Da das Plattenelektrodenpotential 0 V ist und das Speicherknotenpotential 0 V ist, ist die an den ferroelektrischen Kondensator angelegte Spannung 0 V und der Polarisationswert ist an einer Position D der verbleibenden Polarisation (= –Pr) in 2B. Wenn der Speicherzellen-Datenwert ausgelesen werden soll, wird das Potential der Bitleitung (BL) auf 0 V vorgeladen, der Zellentransistor wird eingeschaltet und die Plattenelektrodenspannung wird auf Vcc angehoben. Da die Bitleitungskapazität grösser als die Speicherknotenkapazität ist, wird eine Spannung –Vcc zwischen die Bitleitung und die Plattenelektrode angelegt. Der Polarisationswert ändert sich von dem Punkt D auf einen Punkt C, so dass ein Potential, welches der kleinen Sättigungs-Polarisations-Differenz Ps – Pr entspricht, an die Bitleitung ausgelesen wird.

Wenn ein Datenwert "1" in die Zelle eingeschrieben worden ist, wird die Spannung –Vcc zwischen die Bitleitungen und die Plattenelektrode angelegt, wie in dem voranstehend beschriebenen Fall. Dementsprechend tritt eine Polarisationsinversion oder -umkehrung von einem Punkt B auf den Punkt C auf und Ladungen in einer grossen Menge, die Ps + Pr entspricht, werden an die Bitleitung ausgelesen.

Das Referenz-Bitleitungspotential wird auf das Potential angehoben, bei dem Ladungen entsprechend Ps ausgelesen werden. Beim Auslesen des Datenwerts "1" wird eine Potentialdifferenz, die (Ps + Pr) – (Ps) = Pr entspricht, zwischen der Referenz-Bitleitung und der Bitleitung erzeugt. Beim Lesen des Datenwerts "0" wird eine Potentialdifferenz, die (Ps – Pr) – (Ps) = –Pr entspricht, zwischen der Referenz- Bitleitung und der Bitleitung erzeugt. Dieses Ergebnis (Potentialdifferenz) wird durch den Leseverstärker verstärkt. Das Ausleseergebnis wird durch den Leseverstärker verstärkt. Für den Datenwert "1" wird die Bitleitung auf Vcc gelegt. Für den Datenwert "0" wird die Bitleitung auf 0 V gelegt.

Zum erneuten Einschreiben des Speicherzellen-Datenwerts wird die Plattenelektrodenspannung wieder auf 0 V abgesenkt. Zu dieser Zeit kehrt der Datenwert "0" von dem Punkt C auf den Punkt D bei BL – PL = 0 V zurück und der Datenwert "1" kehrt von dem Punkt C auf den Punkt D und dann polarisationsinvertiert auf einen Punkt A bei BL – PL = Vcc zurück. Danach wird der Zellentransistor ausgeschaltet. Der Datenwert "1" bewegt sich von dem Punkt A zu dem Punkt B, wenn das Speicherknotenpotential aufgrund des Leckstroms auf 0 V absinkt und an einem Punkt B stoppt. 3A zeigt die Abfolge von Betriebsvorgängen.

Der grösste Unterschied zwischen dem Betrieb des FRAMs und demjenigen des DRAMs ist wie folgt. In dem FRAM wird kein Datenwert ausgelesen, indem lediglich der Zellentransistor eingeschaltet und die Bitleitung BL und der Speicherknoten SN kurzgeschlossen wird. Keine Ladungen werden entfernt, bis die Richtung einer Polarisation umgekehrt zu derjenigen zum Einschreiben der Ladungen zwischen der Bitleitung BL (Speicherknoten SN) und der Plattenelektrode PL umgekehrt ist. Demzufolge wird ein Plattenelektrodenbetrieb mit einer grossen Lastkapazität benötigt und ein Lese/Schreibzugriff benötigt viel Zeit. Dies ist der Nachteil des FRAMs.

Um dieses Problem zu lösen, wird das Schema einer Festlegung des Plattenelektrodenpotentials auf (1/2)Vcc vorgeschlagen, wie voranstehend beschrieben. Die 3B und 3C zeigen die Betriebsvorgänge dieses Schemas. Zunächst sei daran erinnert, dass nach einer Energieeinschaltung (auf der linken Seite der 3B und 3C) die Plattenelektrode PL auf (1/2)Vcc vorgeladen wird und die Bitleitung BL auf 0 V vorgeladen wird. Die Wortleitung WL wird gewählt, um den Zellentransistor einzuschalten. Zu dieser Zeit wird eine Spannung von –(1/2)Vcc zwischen die Bitleitung BL und die Plattenelektrode PL angelegt. Wie in 2B gezeigt, ist der Datenwert "1" von dem Punkt B zu dem Punkt C polarisationsinvertiert, der Datenwert "0" bewegt sich von dem Punkt D an den Punkt C ohne eine Polarisationsinversion und die akkumulierten Ladungen werden an die Bitleitung BL ausgelesen. Die Information "0" oder "1" wird in Abhängigkeit von der Anwesenheit/Abwesenheit einer Polarisationsinversion ausgelesen. Das Ausleseergebnis wird durch den Lese- oder Erfassungsverstärker verstärkt. Für den Datenwert "1" wird die Bitleitung BL auf Vcc gelegt. Für den Datenwert "0" wird die Bitleitung BL auf Vss gelegt. Eine Spannung von (1/2)Vcc = BL – PL oder eine Spannung von (–1/2)Vcc = BL – PL wird an die Zellen angelegt. Der Datenwert "1" bewegt sich von dem Punkt C an den Punkt A, der Datenwert "0" bleibt an dem Punkt C und der Datenwert wird eingeschrieben.

Die in 3B gezeigte Vorgehensweise unterscheidet sich geringfügig von der in 3C gezeigten in dem nachfolgenden Betrieb. Nachdem in 3B die Bitleitung BL auf (1/2)Vcc ausgeglichen ist (genauer gesagt, der Datenwert "1" bewegt sich von dem Punkt A an den Punkt B und der Datenwert "0" bewegt sich von dem Punkt C an den Punkt D), wird die Wortleitung WL geschlossen, um das Bitleitungspotential auf 0 V zurückzuführen. Selbst wenn die Bitleitung BL ausgeglichen ist, bleibt der Datenwert auf dem Punkt B oder D, so dass der Datenwert nicht zerstört wird. Dieser Betrieb nutzt die Charakteristiken des ferroelektrischen Kondensators in umgekehrter Weise. Nachdem die Wortleitung WL in 3C geschlossen ist, wird die Bitleitung BL auf (1/2)Vcc ausgeglichen (genauer gesagt, der Datenwert "1" bleibt auf dem Punkt A und der Datenwert "0" bleibt auf dem Punkt C). Zum Lesen nach einem Wiederaufruf wird die Ladungsdifferenz (Ps – Pr) zwischen dem Punkt A und dem Punkt B oder zwischen dem Punkt C und dem Punkt D verwendet, wie in dem DRAM (die Verschlechterung des Betrags der verbleibenden Polarisation Pr aufgrund der von einer Polarisationsinversion beim Lesen verursachten Ermüdung wird unterdrückt).

Die in den 3B oder 3C gezeigte Vorgehensweise ist vorteilhafter als die in 3A gezeigte dahingehend, dass die Betriebsgeschwindigkeit der Zugriffszeit oder der Zykluszeit sich im Gegensatz zu der Vorgehensweise einer Änderung des Plattenelektrodenpotentials nicht verschlechtert, so dass ein Hochgeschwindigkeitsbetrieb ermöglicht wird. Andererseits ist die in den 3B oder 3C gezeigte Vorgehensweise nachteiliger als die in der 3A gezeigte dahingehend, dass die Spannung (Koerzitivspannung Vc), die für eine Polarisationsinversion benötigt wird, (1/2)Vcc oder weniger sein muss (dieses Problem wird durch Verringern der Grösse des ferroelektrischen Films gelöst). Zusätzlich weist der FRAM einen grossen Nachteil dahingehend auf, dass ein Auffrischungsbetrieb benötigt wird, wie bei dem DRAM (der Auffrischungsbetrieb erhöht den Bereitschaftsstrom oder erzeugt eine Belegtrate).

Bei der in 3B gezeigten Vorgehensweise liegt der Speicherknoten SN der Zelle auf (1/2)Vcc in dem Bereitschaftszustand. Wenn das Speicherknotenpotential aufgrund des Leckstroms an dem p-n Übergang oder dergleichen niedriger als (1/2)Vcc wird, bewegt sich der Datenwert "1" von dem Punkt B auf den Punkt C und der Datenwert wird zerstört. Demzufolge muss der Auffrischungsbetrieb ausgeführt werden, um die Wortleitung WL zu wählen und das Potential von (1/2)Vcc in dem Speicherknoten SN zu jeder vorgegebenen Periode in den Bereitschaftszustand einzuschreiben, wie auf der rechten Seite von 3B gezeigt.

Bei der in 3C gezeigten Vorgehensweise wird der Speicherknoten SN auf Vcc oder 0 V in den Bereitschaftszustand eingestellt. Wenn das Speicherknotenpotential aufgrund des Leckstroms an dem p-n Übergang oder dergleichen kleiner als Vcc wird, bewegt sich der Datenwert "1" von dem Punkt A an den Punkt B und dann an den Punkt C und der Datenwert wird zerstört. Da in diesem Fall der normale Betrieb der gleiche wie derjenige des DRAMs ist, wird der Datenwert auf eine Bewegung an den Punkt B hin zerstört. Demzufolge muss der Auffrischungsbetrieb ausgeführt werden, um die Wortleitung WL und eine Auslesung/Erfassung/Neueinschreibung des Datenwerts zu jeder vorgegebenen Periode in den Bereitschaftszustand zu wählen, genau wie bei dem DRAM, wie auf der rechten Seite in 3C gezeigt.

Für die herkömmlichen DRAMs werden verschiedene Zellen entwickelt, um eine Zellengrösse kleiner als 8F2 zu realisieren. Ein Transistor vom Stapeltyp oder TFT (Dünnfilmtransistor) vom Stapeltyp wird verwendet, um eine Grösse von 4F2 zu realisieren, oder Zellentransistoren werden in Reihe geschaltet und Kondensatoren werden zwischen die Zellentransistoren und die Plattenelektrode PL geschaltet, wodurch eine Grösse von ungefähr 4F2 (NAND-Zelle) realisiert wird.

Da die Ersatzschaltung des FRAMs im Grunde genommen die gleiche wie diejenige des DRAMs ist, kann ein FRAM mit einer Grösse von 4F2 mit dem gleichen Zellenaufbau wie derjenige des DRAMs realisiert werden. Der FRAM weist auch die gleichen Probleme wie diejenigen des SRAMs auf. Der Transistor vom Stapeltyp oder der TFT vom Stapeltyp kann kaum hergestellt werden, weil der Herstellungsprozess komplexer als derjenige für einen herkömmlichen planaren Transistor mit einer Grösse von 8F2, der leicht hergestellt werden kann, ist. In dem FRAM sind diese Zellen grundlegend als Grabenzellen realisiert, in denen ein Transistor nach dem Prozess für den ferroelektrischen Kondensator gebildet wird. Deshalb nimmt die Dielektrizitätskonstante des ferroelektrischen Kondensators aufgrund des Wärmeprozesses bei dem Transistor-Herstellungsprozess ab.

Die NAND-Zelle kann unter Verwendung eines planaren Transistors hergestellt werden und kann einen Stapelzellen-Aufbau aufweisen, bei dem der Kondensator nach dem Transistorprozess gebildet wird. In der NAND-Zelle müssen jedoch Zellendaten sequentiell aus Zellen, die näher zu der Bitleitung BL liegen, ausgelesen werden, oder sie müssen sequentiell in Zellen, die weiter von der Bitleitung BL entfernt liegen, eingeschrieben werden. Dies verschlechtert die Eigenschaften für einen wahlfreien Zugriff als einen wichtigen Punkt eines universellen Speichers und ermöglicht nur einen Blockauslese/Einschreibe-Zugriff.

Wenn wie voranstehend beschrieben in dem herkömmlichen FRAM eine Speicherzelle mit einer Grösse von 4F2 kleiner als 8F2 realisiert werden soll, wird der Prozess für z. B. den Transistor vom Stapeltyp komplex oder die Eigenschaften für einen wahlfreien Zugriff eines universellen Speichers verschlechtern sich z. B. für eine NAND-Zelle. Zusätzlich kann der herkömmliche FRAM nicht gleichzeitig den Hochgeschwindigkeitsbetrieb der Vorgehensweise einer Festlegung des Plattenelektrodenpotentials und ein Weglassen des Auffrischungsbetriebs realisieren.

Verschiedene Systeme mit Halbleiterspeichern haben eine Ersetzung des herkömmlichen DRAMs durch den FRAM untersucht. Jedoch haben derartige Untersuchungen wegen der oben beschriebenen, für den FRAM einzigartigen Probleme, noch kein praktisches Niveau erreicht.

Aus US-5,121,353 ist eine Speicherschaltung mit ferroelektrischen Kondensatoren bekannt, welche ausgebildet ist, um ohne Auffrischungsvorgang zu arbeiten. Die Schaltung jeder Zelle weist einen ferroelektrischen Kondensator auf, dessen einer Pol mit einer Taktleitung verbunden ist. Der andere Pol ist durch einen ersten Transistor von einer Bitleitung getrennt. Ein zweiter Transistor ist vorgesehen zum Kurzschließen des ferroelektrischen Kondensators. Der erste und zweite Transistor sind mit einer jeweiligen ersten und zweiten Wortleitung verbunden und werden entgegengesetzt angesteuert, damit in einer nicht gewählten Zelle der Kondensator kurzgeschlossen ist, so dass ein Signal auf der Taktleitung zu keinem Datenverlust führt.

Es ist eine Aufgabe der Erfindung, eine verbesserte Halbleiterspeichereinrichtung bereitzustellen, sowie ein verbessertes Verfahren zur Ansteuerung einer Halbleiter-Speichereinrichtung.

Diese Aufgabe wird durch ein Verfahren nach Anspruch 1 und eine Vorrichtung nach Anspruch 3 gelöst. Vorteilhafte Weiterbildungen ergeben sich aus den abhängigen Ansprüchen.

Das Verfahren und die Vorrichtung der Erfindung können in verschiedenen Systemen angewendet werden, wie in den folgenden Beispielen angegeben.

  • (1) Ein Computersystem, das einen Mikroprozessor zum Ausführen von verschiedenen arithmetischen Verarbeitungsoperationen; eine Eingabe/Ausgabe-Einrichtung, die mit dem Mikroprozessor verbunden ist, um Daten an eine/von einer externe(n) Einrichtung zu senden/zu empfangen; und eine Halbleiterspeichereinrichtung umfasst.
  • (1-1) Das Computersystem kann eine Steuereinrichtung für die Halbleiterspeichereinrichtung umfassen, sowie ein flüchtiges RAM oder ein ROM.
  • (2) Eine IC-Karte, die einen IC-Chip mit einer Halbleiterspeichereinrichtung umfasst.
  • (3) Ein digitales Bildeingabesystem, das eine Bildeingabeeinrichtung zum Eingaben von Bilddaten; eine Datenkompressionseinrichtung zum Komprimieren der eingegebenen Bilddaten; eine Halbleiter-Speichereinrichtung zum Speichern der komprimierten Bilddaten; eine Ausgabeeinrichtung zum Ausgeben der komprimierten Bilddaten; und eine Anzeigeeinrichtung zum Anzeigen einer der eingegebenen Bilddaten und der komprimierten Bilddaten umfasst.
  • (3-1) Das digitale Bildeingabesystem kann eine Funktion als digitale Kamera oder digitale Videokamera aufweisen.
  • (4) Ein Speichersystem, das eine Halbleiter-Speichereinrichtung zum Speichern von Daten und eine Eingabe/Ausgabeeinrichtung umfasst, die mit der Halbleiter-Speichereinrichtung verbunden ist, um an eine/von einer externe/externen Einrichtung Daten zu senden/empfangen.
  • (4-1) Das Speichersystem kann eine Steuereinrichtung zum Steuern der Halbleiter-Speichereinrichtung umfassen, um verschiedene Speicherinformation zu speichern, wie z.B. Bilder wie beispielsweise Kino, Musik und Befehle, und eine Spiel-Software, eine OA-Software, eine OS-Software, Wörterbücher und Karteninformation.
  • (5) Ein System LSI-Chip (LSI: Grossintegration), der einen Kernabschnitt zum Ausführen von verschiedenen Verarbeitungsvorgängen und eine Halbleiter-Speichereinrichtung zum Speichern von Daten umfasst.
  • (5-1) Der Kernabschnitt kann eine MPU sein. Die Halbleiter-Speichereinrichtung kann dabei als ein Mikrocode-Speicher, ein Befehls-Cache-Speicher, ein Daten-Cache-Speicher, oder ein Datenspeicher verwendet werden.

    Der Kernabschnitt kann ein Bildverarbeitungsabschnitt zum Ausführen einer Bildverarbeitung sein, z.B. als ein Bilddatenspeicher.

    Der Kernabschnitt kann ein Logikabschnitt zum Ausführen von verschiedenen logischen Berechnungen sein.

    Der LSI-Chip kann ein logik-variabler LSI-Chip sein, und die Halbleiter-Speichereinrichtung wird z.B. als ein Informationsspeicher mit logischer Synthese verwendet, oder als ein Informationsspeicher für eine logische Verbindung, oder als ein Zwischenverbindungs-Informationsspeicher.
  • (6) Ein mobiles Computersystem, das einen Mikroprozessor zum Ausführen von verschiedenen arithmetischen Verarbeitungsvorgängen; eine mit dem Mikroprozessor verbundene Eingabeeinrichtung, zum Eingeben von Daten; eine Funkwellenaussende-/Empfangs-Einrichtung, die mit dem Mikroprozessor verbunden ist, um Daten an eine/von einer externe/externen Einrichtung zu senden/zu empfangen; eine mit der Sende/Empfangs-Einrichtung verbundene Antenne; eine Anzeigeeinrichtung, die mit dem Mikroprozessor verbunden ist, um eine erforderliche Information anzuzeigen; und eine Halbleiter-Speichereinrichtung umfasst, die mit dem Mikroprozessor verbunden ist, um Daten zu speichern.
  • (6-1) Das mobile Computersystem weist z.B. eine Funktion als ein mobiles Telefon auf,

    als mobiles TV-Telefon,

    als mobiler Fernseher bzw. Videospieler, oder als mobile Computeranzeige auf.

Für ein Verfahren zum Herstellen einer Halbleiter-Speichereinrichtung der vorliegenden Erfindung wird vorzugsweise die folgende Anordnung verwendet.

  • (1) Ferroelektrische Kondensatoren werden nach der Bildung von Zellentransistoren gebildet und danach werden Bitleitungen gebildet.
  • (2) Bitleitungen werden nach einer Bildung von Zellentransistoren gebildet und danach werden ferroelektrische Kondensatoren gebildet.
  • (3) Bei der Bildung des ferroelektrischen Kondensators wird ein ferroelektrischer Film auf einer unteren Elektrode gebildet und eine obere Elektrode wird auf der sich ergebenden Struktur gebildet.
  • (4) Die untere Elektrode des ferroelektrischen Kondensators enthält Pt, Ti und dergleichen.
  • (5) Der ferroelektrische Kondensator enthält Bi, Sr, Ta, O und dergleichen, Pb, Zr, Ti, O und dergleichen, oder Ba, Sr, Ti, O und dergleichen.
  • (6) Die Elektrode des ferroelektrischen Kondensators enthält Ir oder IrO2 oder Si, Ru, O und dergleichen.
  • (7) Für die untere Elektrode des ferroelektrischen Kondensators wird ein Si-Pfropfen auf einer Diffusionsschicht gebildet und eine Ti/TiN/Pt-Schicht wird auf der sich ergebenden Struktur gebildet.
  • (8) Eine TiO2-Schicht wird auf der oberen Elektrode des ferroelektrischen Kondensators gebildet und eine SiO2-Schicht wird auf der sich ergebenden Struktur gebildet.
  • (9) Der ferroelektrische Kondensator weist einen Einzelkristallaufbau auf.
  • (10) Die Gitterkonstanten des ferroelektrischen Kondensators und der oberen und unteren Elektrode unterscheiden sich voneinander, so dass eine Verzerrung dazwischen erzeugt wird.
  • (11) Elektrodenknoten an den zwei Anschlüssen des ferroelektrischen Kondensators werden gleichzeitig gebildet und der ferroelektrische Film wird zwischen den zwei Elektrodenknoten gebildet. Der ferroelektrische Film wird durch CVD (chemisches Aufdampfen) oder MOCVD (metallorganische chemische Aufdampfung) gebildet.
  • (12) Der ferroelektrische Film wird in einer Richtung senkrecht oder parallel zu der Wafer-Oberfläche gebildet.

In der vorliegenden Erfindung wird die folgende Anordnung bevorzugt.

  • (1) Eine Vielzahl von ferroelektrischen Kondensatorschichten werden auf der Si-Oberfläche aufgestapelt.
  • (2) Der Speicherzellentransistor ist ein Transistor vom Verarmungstyp.
  • (3) Gemäss (2) ist das Potential einer Wortleitung als das Gate des Zellentransistors 0 V in dem Bereitschaftszustand oder Energie-AUS-Zustand.
  • (4) Beim Einschalten der Energieversorgung wird ein negatives Potential an das Substrat angelegt.
  • (5) Eine Substrat-Vorspannungs-Erzeugungsschaltung zum Anlegen eines negativen Potentials an das Substrat beim Einschalten der Energieversorgung wird auf dem Chip gebildet.
  • (6) Beim Einschalten der Energieversorgung wird das Wortleitungspotential angelegt und dann wird das Plattenpotential auf (1/2)Vcc angehoben.
  • (7) Beim Ausschalten der Energieversorgung wird das Plattenpotential auf 0 V abgesenkt und dann wird das Wortleitungspotential auf 0 V abgesenkt.
  • (8) Beim Ausschalten der Energieversorgung wird das Plattenpotential auf 0 V abgesenkt und dann wird das Wortleitungspotential auf 0 V abgesenkt. Danach wird die Energieversorgung ausgeschaltet.
  • (9) Vier Elektrodenschichten, die die Source/Drain-Diffusionsschicht des Zellentransistors kontaktieren, werden auf der Wortleitung aufgestapelt. Die ersten und dritten Schichten sind verbunden. Ein Kondensator wird zwischen der zweiten Elektrodenschicht und einer Schicht, die durch die erste und die dritte Elektrodenschicht gebildet ist, gebildet. Ein anderer Kondensator wird zwischen der dritten und der vierten Elektrodenschicht gebildet.
  • (10) Die Bitleitung besteht aus W, Al oder Cu.
  • (11) Die Bitleitung ist zwischen angrenzenden ferroelektrischen Kondensatoren entlang der Wortleitung gebildet.
  • (12) Die Bitleitung wird unter dem ferroelektrischen Kondensator gebildet.
  • (13) Die Bitleitung wird über dem ferroelektrischen Kondensator gebildet.
  • (14) Die obere Elektrode des ferroelektrischen Kondensators ist mit dem Source- oder Drain-Anschluss des Zellentransistors durch eine Al-Zwischenverbindung verbunden.
  • (15) Eine PL(Platten-)Elektrode der normalen Zelle wird in einem Bereich von 0 V bis Vcc geändert und eine PL der Dummy-Zelle wird auf Vcc/2 oder eine konstante Spannung festgelegt.
  • (16) Die Plattenelektrode wird in einem konstanten Spannungsbereich geändert.
  • (17) Die Plattenelektrode wird durch die Al- oder Cu-Verdrahtung verhakt (eingeschnappt).

(Vorteile)

Der herkömmliche FRAM weist einen Aufbau als eine Erweiterung des herkömmlichen DRAMs auf. In der vorliegenden Erfindung werden der Zellentransistor und der ferroelektrische Kondensator im Gegensatz zu dem Stand der Technik, der einen in Reihe geschalteten Aufbau verwendet, parallelgeschaltet. Zusätzlich werden in der vorliegenden Erfindung eine Vielzahl von Speicherzellen in Reihe geschaltet, ein Anschluss der in Reihe geschalteten Zellen wird mit der Plattenelektrode verbunden und der andere Anschluss wird mit der Bitleitung durch den Wähltransistor verbunden.

Mit diesem Aufbau ist das Gate des Zellentransistors in dem Bereitschaftszustand EIN und zwei Anschlüsse des ferroelektrischen Kondensators werden wegen der Parallelschaltung kurzgeschlossen und auf ein gleiches Potential gelegt. Gemäss dem herkömmlichen DRAM-Konzept zerstört dieser Aufbau absolut eine angesammelte Information.

In dem ferroelektrischen Speicher wird jedoch ein Datenwert nicht zerstört, selbst wenn die Potentialdifferenz zwischen dem Speicherknoten SN und der Plattenelektrode auf 0 V eingestellt wird. Das heisst, Ladungen werden nicht ausgelesen, bis die Polarisationsrichtung entgegengesetzt zu derjenigen für einen Schreibvorgang ist. Die vorliegende Erfindung nutzt im Gegensatz dazu dieses einzigartige Problem des FRAM als einen Vorteil aus.

In der vorliegenden Erfindung werden in dem Bereitschaftszustand die zwei Anschlüsse des ferroelektrischen Kondensators immer kurzgeschlossen, unabhängig von dem Betrieb einer Festlegung des Plattenpotentials oder einer Änderung des Plattenpotentials in dem Bereich von 0 V bis Vcc. Selbst für den Fall eines Leckstroms an dem p-n-Übergang oder dergleichen ist die Potentialdifferenz zwischen den zwei Anschlüssen des ferroelektrischen Kondensators 0 V und Ladungen, die dem verbleibenden Polarisationsbetrag entsprechen, werden gehalten aufrechterhalten. Keine Polarisationsinversion tritt auf, so dass der Datenwert nicht zerstört wird. Selbst wenn der Reststrom des Zellentransistors oder der Leckstrom des ferroelektrischen Kondensators einen grossen Wert aufweist, wird die Zelleninformation nicht zerstört. Infolgedessen kann ein Hochgeschwindigkeitsbetrieb ausgeführt werden, während das Plattenpotential festgelegt wird und gleichzeitig kann der Auffrischungsbetrieb im Gegensatz zum Stand der Technik weggelassen werden.

Ein Fall, bei dem eine Vielzahl von in Reihe geschalteten Zellen gewählt werden soll, wird betrachtet werden. Es wird angenommen, dass von vier in Reihe geschalteten Zellen die zweite Zelle von der Plattenelektrode, d. h. die dritte Zelle von der Bitleitung gewählt werden soll. In diesem Fall wird nur der Zellentransistor der gewählten Speicherzelle ausgeschaltet und der Wähltransistor wird eingeschaltet. Der erste, dritte und vierte Zellentransistor von der Plattenelektrode werden in äquivalenter Weise EIN gehalten. Deshalb ist ein Anschluss des ferroelektrischen Kondensators der gewählten Speicherzelle elektrisch mit der Plattenelektrode verbunden und der andere Anschluss ist elektrisch mit der Bitleitung verbunden. Offensichtlich entspricht in der Schaltung der vorliegenden Erfindung der Zellentransistor des herkömmlichen ferroelektrischen Speichers dem Wähltransistor und der ferroelektrische Kondensator entspricht direkt dem ferroelektrischen Kondensator. Deshalb kann die vorliegende Erfindung sowohl das herkömmliche Schema einer Festlegung der Plattenelektrode auf (1/2)Vcc als auch das Schema einer Änderung des Plattenelektrodenpotentials in dem Bereich von 0 V bis Vcc behandeln.

Wenn ein Datenwert beim Wählen der zweiten Speicherzelle von der Plattenelektrode eingelesen/eingeschrieben werden soll, sind die Zellentransistoren der nicht gewählten Zelle, d. h. der ersten, dritten und vierten Zelle von der Plattenelektrode EIN und das Potential zwischen den zwei Anschlüssen des ferroelektrischen Kondensators ist auf 0 V eingestellt, so dass der Zellendatenwert nicht zerstört wird. Obwohl die Speicherzellen in Reihe geschaltet sind, kann deshalb in der vorliegenden Erfindung ein Datenwert aus einer/in eine beliebigen/beliebige Zelle gelesen/eingeschrieben werden. Kein Blockzugriff wie in der herkömmlichen NAND-Zelle, sondern ein perfekter wahlfreier Zugriff wird ermöglicht.

Wenn in der herkömmlichen NAND-Zelle die Anzahl von in Reihe geschalteten Zellen zunimmt, kann die Bitleitungskapazität verkleinert werden. Wenn jedoch die Anzahl von in Reihe geschalteten Zellen zu gross ist und ein Datenwert aus einer Zelle ausgelesen werden soll, die von der Bitleitung weit entfernt ist, nimmt die Bitleitungskapazität um einen Betrag zu, der den anderen Zellenkapazitäten von der Bitleitung zu der Ziellesezelle entspricht. Dies erhöht in entgegengesetzter Weise die Bitleitungskapazität.

In der vorliegenden Erfindung kann jedoch die Anzahl von in Reihe geschalteten Zellen beträchtlich erhöht werden und die Bitleitungskapazität kann sehr verkleinert werden. Dies liegt daran, dass die zwei Anschlüsse des ferroelektrischen Kondensators einer nicht gewählten Zelle kurzgeschlossen werden und die Kapazität des ferroelektrischen Kondensators elektrisch nicht erscheint. Wenn das Gate des Wähltransistors mit einer Signalleitung verbunden ist, die sich von derjenigen des Gates eines Wähltransistors unterscheidet, der mit der anderen des Bitleitungspaars verbunden ist, kann zusätzlich kein Zellendatenwert an die Referenzbitleitung ausgelesen werden, so dass ein Aufbau mit einer gefalteten Bitleitung, der Rauschen verringern kann, realisiert werden kann. Wie voranstehend beschrieben, wird gemäss der vorliegenden Erfindung ein wahlfreier Lese/Schreib-Zugriff ermöglicht, die Bitleitungskapazität kann verkleinert werden und das Rauschen des Felds kann verringert werden.

Für den Zellenaufbau kann das Gate des Zellentransistors in der minimalen Verarbeitungsgrösse (F) gebildet werden und die Diffusionsschicht und der aktive Bereich für eine Kanalbildung können in der minimalen Verarbeitungsgrösse (F) gebildet werden. Deshalb kann ein planarer Transistor, der leicht hergestellt werden kann, verwendet werden, und die Zellengrösse kann auf eine Grösse reduziert werden, die wie folgt dargestellt ist: 2F × 2F = 4F2.

Der ferroelektrische Kondensator wird gebildet, indem Source- und Drain-Elektroden des Zellentransistor von dem Diffusionsschichtbereich zwischen den Gates nach Bildung des Transistors nach oben extrahiert werden. Eine der Elektroden wird als die untere Elektrode des ferroelektrischen Kondensators verwendet und die andere wird als die obere Elektrode des ferroelektrischen Kondensators verwendet. Mit diesem Aufbau kann der ferroelektrische Kondensator parallel zu dem Zellentransistor in einem Stapelaufbau geschaltet werden.

Nachstehend werden die obigen Wirkungen zusammengefasst. In dem herkömmlichen, nicht flüchtigen FRAM kann eine Vereinfachung einer Herstellung und eine Realisation einer hohen Integration nicht gleichzeitig realisiert werden, während die Funktion des wahlfreien Zugriffs aufrechterhalten wird, wie bei dem herkömmlichen DRAM. Jedoch kann die vorliegende Erfindung gleichzeitig alle diese Funktionen realisieren. Zusätzlich wird eine Verringerung der Bitleitungskapazität und eine Verringerung des Rauschens ebenfalls ermöglicht. Ferner kann der Hochgeschwindigkeitsbetrieb aufrechterhalten werden, während das Schema einer Festlegung des Plattenpotentials auf (1/2)Vcc verwendet wird, und gleichzeitig kann der Auffrischungsbetrieb weggelassen werden, obwohl dies in dem herkömmlichen FRAM unmöglich ist.

Wenn die Halbleiterspeichereinrichtung der vorliegenden Erfindung auf verschiedene Systeme angewendet wird, beispielsweise auf ein Computersystem, eine IC-Karte, ein digitales Bildeingabesystem, ein Speichersystem, einen System-LSI-Chip und auf ein mobiles Computersystem, kann das Betriebsverhalten jedes Systems unter Verwendung der Vorteile der Halbleiterspeichereinrichtung verbessert werden. Insbesondere kann die Halbleiter-Speichereinrichtung der vorliegenden Erfindung den Auffrischungsbetrieb vermeiden und einen Hochgeschwindigkeitsbetrieb ausführen und ferner die Dichte erhöhen. Deshalb kann die Halbleiter-Speichereinrichtung auf ein Hochgeschwindigkeitssystem mit einem niedrigen Energieverbrauch oder ein Hochgeschwindigkeitssystem, welches einen Hochtemperaturbetrieb erfordert, angewendet werden. Die Halbleiter-Speichereinrichtung kann auch auf ein System in einer Umgebung mit hohen Belastungen oder ein System, welches einen Speicher mit grosser Kapazität erfordert, angewendet werden.

Wie bis hierhin ausführlich beschrieben worden ist, sind gemäss der Erfindung der Transistor und der ferroelektrische Kondensator parallelgeschaltet, um eine Speicherzelle des FRAMs zu bilden. Mit diesem Aufbau kann eine Speicherzelle mit einer Grösse (z. B. 4F2) kleiner als 8F2 ohne Verwendung eines Transistors vom Stapeltyp realisiert werden und gleichzeitig kann die Funktion eines wahlfreien Zugriffes aufrechterhalten werden.

Zusätzlich kann unter Verwendung der Vorgehensweise einer Festlegung des Plattenpotentials auf (1/2)Vcc ein Hochgeschwindigkeitsbetrieb wie in dem DRAM aufrechterhalten werden und gleichzeitig kann der Auffrischungsbetrieb weggelassen werden.

Ferner kann die Bitleitungskapazität verkleinert werden. In Modifikationen werden eine Rauschverringerung, eine Lockerung der Bitleitungs-Regel oder der Erfassungsverstärker-Regel, eine Verringerung der Anzahl von Erfassungsverstärkern, ein Zuwachs des ausgelesenen Signalbetrags und eine Speicherung von Multibitdaten in einer Zelle mit einer Grösse von 4F2 ermöglicht.

Der ferroelektrische Speicher der vorliegenden Erfindung kann bei einer hohen Geschwindigkeit arbeiten und den Auffrischungsbetrieb vermeiden. Deshalb kann der ferroelektrische Speicher auf ein Hochgeschwindigkeitssystem mit einem niedrigen Energieverbrauch oder ein Hochgeschwindigkeitssystem, das einen Hochtemperaturbetrieb erfordert, angewendet werden. Die Halbleiter-Speichereinrichtung kann auch auf ein System, welches eine hohe Dichte in einer Umgebung mit hohen Belastungen erfordert, oder ein System, das einen Speicher mit einer grossen Kapazität erfordert, angewendet werden.

Kurzbeschreibung der Zeichnungen

In den Zeichnungen zeigen:

1A bis 1C Schaltbilder, die den Speicherzellenaufbau eines herkömmlichen DRAMs und eines FRAMs zeigen;

2A und 2B Graphen, die die Polarisationscharakteristiken des DRAMs bzw. des FRAMs in bezug auf eine angelegte Spannung zeigen;

3A bis 3C Diagramme, die Signalwellenformen zeigen, um den Betrieb des herkömmlichen FRAMs zu erläutern;

4 ein Blockschaltbild, das ein Computersystem mit einem FRAM zeigt;

5A und 5B Ersatzschaltbilder, die die Grundstrukturen eines FRAMs zeigen auf den das Ansteuerverfahren der Erfindung angewendet werden kann;

6A und 6B eine Draufsicht bzw. eine Querschnittsansicht, die einen Zellenaufbau zur Realisation des in 4 gezeigten Schaltungsaufbaus zeigt;

7A und 7B eine Draufsicht bzw. eine Querschnittsansicht, die einen Zellenaufbau zur Realisation des in 4 gezeigten Schaltungsaufbaus zeigt;

8 bis 24 gestrichen

25 ein Ersatzschaltbild, das den grundlegenden Aufbau eines weiteren FRAMs zeigt, auf den das erfindungsgemäße Ansteuerverfahren angewendet werden kann;

26 bis 100 gestrichen

101 ein Ersatzschaltbild eines FRAMs;

102 eine Querschnittsansicht, die den Einrichtungsaufbau eines FRAMs zeigt;

103A bis 103C Graphen, die Hystereseschleifen zeigen, die die Betriebspunkte eines FRAMs darstellen;

104A bis 104C Graphen, die Hystereseschleifen zeigen, die die Betriebspunkte des FRAMs gemäss der 103A bis 103C darstellen.

105 ein Ersatzschaltbild eines FRAMs;

106 ein Ersatzschaltbild eines FRAMs;

107 bis 158 gestrichen

159 eine Querschnittsansicht, die den Einrichtungsaufbau eines FRAMs zeigt, der eine Ausführung des Anspruchs 3 ist;

160 eine Querschnittsansicht, die einen anderen Einrichtungsaufbau des FRAMs gemäss 159 zeigt;

161 ein Ersatzschaltbild des FRAMs gemäss der 159 und 160;

162 ein Zeitablaufdiagramm, das den Betrieb des FRAMs gemäss der 159 bis 161 zeigt;

163 bis 169 gestrichen

Ausführliche Beschreibung der Erfindung

Die Ausführungsformen der vorliegenden Erfindung werden nachstehend unter Bezugnahme auf die beiliegenden Zeichnungen beschrieben.

4 ist ein Blockschaltbild, das den grundlegenden Aufbau eines Computersystems gemäss einem Anwendungsbereich der vorliegenden Erfindung zeigt.

Das System ist mit einem Mikroprozessor 11 zum Ausführen von verschiedenen arithmetischen Verarbeitungsoperationen, einer nicht flüchtigen Halbleiter-Speichereinrichtung 12, die mit dem Mikroprozessor 11 über einen Bus 14 zum Speichern von Daten verbunden ist, und eine Eingabe/Ausgabe-Einrichtung 13, die mit dem Mikroprozessor 11 durch den Bus 14 zum Senden/Empfangen von Daten an die/von der externe/externen Einrichtung verbunden ist, aufgebaut.

In diese Ausführungsform ist die Halbleiter-Speichereinrichtung (FRAM) der vorliegenden Erfindung in dem Computersystem eingebaut bzw. wird der FRAM nach dem Verfahren der Erfindung betrieben. Der in dieser Ausführungsform verwendete FRAM-Speicher wird nachstehend eingehend beschrieben.

Die 5A und 5B sind Schaltbilder, die den grundlegenden Aufbau eines FRAMs zeigen der erfindungsgemäß angesteuert werden kann. Die 5A und 5B zeigen eine Ersatzschaltung, die acht Speicherzellen entspricht. Unter Bezugnahme auf 5A bezeichnet ein Bezugssymbol BL eine Bitleitung; PL eine Plattenelektrode; WLij eine Wortleitung; und SNij einen Zellenknoten. Q0 bezeichnet einen Wähltransistor und ein Signal BSi des Gates des Wähltransistors Q0 stellt eine Blockwählleitung dar. Q1 bis Q4 bezeichnen Speicherzellentransistoren. Cf1 bis Cf4, die jeweils durch Hinzufügen eines Hakenzeichens zu einem normalen Kondensatorzeichen dargestellt sind, bezeichnen ferroelektrische Kondensatoren. Es sei darauf hingewiesen, dass ein Speicher unter Verwendung eines ferroelektrischen Kondensators gemäss der vorliegenden Erfindung nachstehend als ferroelektrischer Speicher bezeichnet wird.

In einer Speicherzelle des herkömmlichen FRAMs sind ein Zellentransistor als eine Erweiterung des herkömmlichen DRAMs und ein ferroelektrischer Kondensator zueinander in Reihe geschaltet. In dieser Ausführungsform wird dieses Konzept weitgehend verändert. Insbesondere ist der Zellentransistor zu dem ferroelektrischen Kondensator parallelgeschaltet, um eine Speicherzelle zu bilden. Beispielsweise sind der Zellentransistor Q3 und der ferroelektrische Kondensator Cf3 verbunden, um eine Speicherzelle zu bilden, wodurch eine Information "0" oder "1" gespeichert wird. In ähnlicher Weise sind der Zellentransistor Q1 und der ferroelektrische Cf1, der Zellentransistor Q2 und der ferroelektrische Kondensator Cf2 und der Zellentransistor Q4 und der ferroelektrische Kondensator Cf4 verbunden, um Speicherzellen zu bilden.

Die vier Speicherzellen sind in Reihe geschaltet, um eine Speichergruppe (Speicherblock) zu bilden. Ein Anschluss dieses Speicherblocks ist mit der Zellenplattenelektrode PL verbunden und der andere Anschluss ist über den Wähltransistor zum Wählen dieses Blocks mit der Bitleitung BL zum Lesen/Schreiben von Daten verbunden.

5A zeigt zwei Speicherblöcke auf der linken bzw. der rechten Seite. Eine Speicherzelle kann verwendet werden, um einen binären Datenwert "0" oder "1" zu speichern. Alternativ können ohne irgendwelche Probleme mehrwertige Daten oder analoge Daten gespeichert werden.

Der Betrieb des FRAMs dieser Ausführungsform wird nun beschrieben. In einem Bereitschaftszustand werden alle Wortleitungen WL00 bis WL03 und WL10 bis WL13 auf einen "H"-Pegel gelegt. Blockwählleitungen BS0 und BS1 werden auf einen "L"-Pegel gelegt. Zu dieser Zeit sind die Gates von allen Zellentransistoren EIN. Die zwei Anschlüsse jedes ferroelektrischen Kondensators sind elektrisch durch den Zellentransistor kurzgeschlossen, der parallel zu dem Kondensator geschaltet und auf ein gleiches Potential gelegt ist. Beispielsweise werden in der Zelle, die durch den Zellentransistor Q3 und den ferroelektrischen Kondensator Cf3 gebildet ist, Zellenknoten SN03 und SN02 auf ein gleiches Potential gelegt.

Wenn das herkömmliche DRAMs den obigen Aufbau aufweist, wird eine gesammelte Information zerstört. Jedoch wird in dem ferroelektrischen Speicher der Datenwert nicht zerstört, selbst wenn die Potentialdifferenz zwischen dem Sammelknoten SN und der Plattenelektrode PL auf 0 V eingestellt wird. Diese Ausführungsform nutzt in umgekehrter Weise maximal das Problem aus, welches für den ferroelektrischen Speicher einzigartig ist, nämlich, dass Ladungen nicht ausgelesen werden, bis die Polarisationsrichtung, bei der der Datenwert eingeschrieben worden ist, umgedreht wird. Insbesondere bewegt sich der Datenwert "1" in 2B nicht von dem Punkt B, an dem die verbleibende Polarisation Pr vorhanden ist, und der Datenwert "0" bewegt sich nicht von dem Punkt D, an dem die verbleibende Polarisation –Pr vorhanden ist.

Bezüglich der elektrischen Eigenschaften werden alle Zellenknoten SN00 bis SN03 und SN10 bis SN13 auf das gleiche Potential wie das Platten-(PL)-Potential in den Bereitschaftszustand eingestellt. In dieser Ausführungsform werden unabhängig von der Festlegung des Plattenelektrodenpotentials auf (1/2)Vcc oder einer Änderung des Potentials innerhalb des Bereichs von 0 V bis Vcc die zwei Anschlüsse jedes ferroelektrischen Kondensators in dem Bereitschaftszustand immer für eine lange Zeit kurzgeschlossen. Selbst wenn ein Leckstrom an dem p-n-Übergang des Zellentransistors vorhanden ist, wird deshalb die Potentialdifferenz zwischen den zwei Anschlüssen des ferroelektrischen Kondensators 0 V. Ladungen, die dem Betrag der verbleibenden Polarisation entsprechen, werden gehalten beibehalten, so dass der ferroelektrische Kondensator niemals eine Polarisationsinversion zur Zerstörung der Daten verursacht.

In dem FRAM der vorliegenden Erfindung kann der Zellentransistor einen Reststrom oder Sperrstrom aufweisen, der grösser als derjenige des herkömmlichen DRAMs oder eines FRAMs mit einem DRAM-Modus ist. Dies erleichtert eine Herstellung des Transistors. Zusätzlich kann der Leckstrom des ferroelektrischen Kondensators auch gross sein. Wenn in dem herkömmlichen FRAM mit nur dem FRAM-Modus das Bitleitungspotential sich innerhalb des Bereichs von 0 V bis Vcc ändert, verändert sich das Potential des Zellenknotens einer nicht gewählten Speicherzelle durch den Zellentransistor und der Datenwert wird zerstört. In dieser Ausführungsform stellt sich jedoch dieses Problem nicht, weil der Zellentransistor zu dieser Zeit EIN ist. Selbst wenn der Reststrom des Wähltransistors gross ist, wird der Datenwert niemals zerstört.

Wenn der Transistor in dem nicht gewählten Zustand EIN ist, ist es weniger wahrscheinlich, dass ein Softwarefehler auftritt, der durch die Potentialdifferenz zwischen den ferroelektrischen Kondensatoren aufgrund der angesammelten Ladungen verursacht wird, die bei der Einstrahlung einer Strahlung, beispielsweise eines &agr;-Strahls, erzeugt werden, weil die ferroelektrischen Kondensatoren durch den Zellentransistor in dem EIN-Zustand im Gegensatz zu der herkömmlichen Zelle kurzgeschlossen sind, so dass die Zuverlässigkeit in einem grossen Ausmass verbessert werden kann. In der herkömmlichen Zelle ist der Speicherknoten erdfrei (schwebt). Wenn der Zellentransistor in dem nicht gewählten Zustand EIN ist, wird die Einrichtung deshalb durch Rauschen beeinflusst, beispielsweise durch eine parasitäre Kapazitätskopplung, die durch den Betrieb der gewählten Speicherzelle verursacht wird. Jedoch kann ein derartiger Einfluss durch die vorliegende Erfindung verhindert werden.

Selbst wenn das Schema einer Festlegung des Plattenelektrodenpotentials auf (1/2)Vcc verwendet wird, um den Hochgeschwindigkeitsbetrieb zu realisieren, sinkt wie voranstehend beschrieben in dieser Ausführungsform das Zellenknotenpotential aufgrund des Leckstroms nicht ab. Demzufolge kann im Gegensatz zum Stand der Technik der Auffrischungsbetrieb weggelassen werden. Selbst wenn der Reststrom des Zellentransistors gross ist, d. h. wenn der Schwellwert verringert wird, werden zusätzlich einzelne Informationsteile in den übrigen Zellen nicht zerstört.

Ein Fall, bei dem eine der Vielzahl von in Reihe geschalteten Zellen gewählt werden soll, wird betrachtet werden. Es sei angenommen, dass von den vier in Reihe geschalteten Zellen des Speicherblocks auf der rechten Seite in 5A, die zweite Zelle von der Plattenelektrode PL, d. h. die dritte Zelle (Q3, Cf3) von der Bitleitung BL gewählt werden soll. Dieser Betrieb ist in 5B gezeigt. Zunächst wird die Wortleitung WL02 der gewählten Speicherzelle (Q3, Cf3) auf "0" eingestellt, um nur den Zellentransistor Q3 auszuschalten. Als nächstes wird die Blockwählleitung BS0 des gewählten Speicherblocks auf "H" eingestellt, um nur den Wähltransistor Q0 einzuschalten.

In Hinsicht auf die Ersatzschaltung sind der erste, der dritte, und der vierte Zellentransistor Q4, Q2 und Q1 von der Plattenelektrode PL EIN und der gewählte zweite Zellentransistor Q3 ist AUS. Ein Anschluss des ferroelektrischen Kondensators Cf3 der gewählten Speicherzelle ist elektrisch mit der Plattenelektrode PL verbunden und der andere Anschluss ist elektrisch mit der Bitleitung BL durch den Wähltransistor Q0 verbunden. In der Schaltung dieser Ausführungsform, hinsichtlich der Ersatzschaltung, entspricht der Zellentransistor des herkömmlichen ferroelektrischen Speichers dem Wähltransistor Q0 und der herkömmliche ferroelektrische Kondensator entspricht direkt dem Zellentransistor Q3.

Insbesondere beim Lesen/Schreiben entspricht dieser eine Speicherblock der herkömmlichen einen Zelle, die durch einen Transistor und einen ferroelektrischen Kondensator gebildet wird. Die übrigen Zellentransistoren oder die übrigen ferroelektrischen Kondensatoren in dem Speicherblock erscheinen unsichtbar zu sein. Deshalb kann der gleiche Aufbau wie derjenige des Standes der Technik zum Lesen/Schreiben in anderen Abschnitten als dem Speicherblock verwendet werden. Dieser Aufbau entspricht sowohl dem herkömmlichen Schema einer Festlegung der Plattenelektrode auf (1/2)Vcc als auch herkömmlichen Schema einer Änderung des Plattenelektrodenpotentials innerhalb des Bereichs von 0 V bis Vcc.

Wenn beispielsweise das Schema einer Festlegung der Plattenelektrode auf (1/2)Vcc verwendet wird und ein Zellendatenwert ausgelesen werden soll, wird die Bitleitung BL vorher auf 0 V vorgeladen. Da eine Bitleitungskapazität Cb grösser als die Zellenkapazität (Kapazität des ferroelektrischen Kondensators Cf3) ist, wird eine Spannung von ungefähr (–1/2)Vcc = (Bitleitungsspannung) – (Plattenelektrodenspannung) über den ferroelektrischen Kondensator Cf3 angelegt. In 2B bewegt sich der Datenwert "2" von dem Punkt B an den Punkt C mit einer Polarisationsinversion und der Datenwert "0" bewegt sich von dem Punkt D an den Punkt C ohne eine Polarisationsinversion.

Für den Datenwert "1" werden Ladungen, die Ps + Pr entsprechen, an die Bitleitung BL ausgelesen. Für den Datenwert "0" werden Ladungen, die Ps – Pr entsprechen, an die Bitleitung BL ausgelesen. Das Potential der Referenzbitleitung, die das Bitleitungspaar bildet, wird durch ein Potential angehoben, welches gleich zu dem Potential ist, bei dem Ladungen entsprechend Ps ausgelesen werden. Für den Datenwert "1" wird eine Potentialdifferenz, die Ps + Pr – Ps = Pr entspricht, zwischen dem Bitleitungspaar erzeugt. Für den Datenwert "0" wird eine Potentialdifferenz, die Ps – Pr – Ps = –Pr entspricht, zwischen dem Bitleitungspaar erzeugt. Diese Potentialdifferenz wird durch den Leseverstärker verstärkt. Für den Datenwert "1" wird die Bitleitung BL auf Vcc eingestellt. Für den Datenwert "0" wird die Bitleitung BL auf Vss eingestellt. Dieses Ergebnis wird in den ferroelektrischen Kondensator der gewählten Speicherzelle zurückgeschrieben.

Zu dieser Zeit bleibt der Datenwert "0" an dem Punkt C und der Datenwert "1" bewegt sich von dem Punkt C an den Punkt B und dann an den Punkt A mit einer Polarisationsinversion. Danach wird die Blockwählleitung BS0 auf "L" eingestellt, um den Wähltransistor Q0 auszuschalten, und die Wortleitung WL02 wird auf "H" eingestellt. Die zwei Anschlüsse des ferroelektrischen Kondensators der gewählten Speicherzelle (Q3, Cf3) werden kurzgeschlossen. Der Datenwert "1" kehrt von dem Punkt A an den Punkt B zurück und der Datenwert "0" kehrt von dem Punkt C an den Punkt D zurück.

Beim Lesen/Schreiben in dem speicher-gewählten Zustand sind die Zellentransistoren der ersten, dritten und vierten nicht gewählten Speicherzellen (Q4 und Cf4, Q2 und Cf2, Q1 und Cf1) von der Plattenelektrode PL EIN, um die zwei Anschlüsse der ferroelektrischen Kondensatoren auf 0 V einzustellen. Deshalb wird der Datenwert nicht zerstört. Infolgedessen wird in dieser Ausführungsform ein Lesen/Schreiben von einer/in eine beliebigen/beliebige der Zellen ermöglicht, obwohl die Zellen in Reihe geschaltet sind. Dies erlaubt keinen Blockzugriff wie in der herkömmlichen NAND-Zelle, aber einen perfekten wahlfreien Zugriff.

Die 6A und 6B zeigen einen Zellenaufbau zur Realisation des in den 5A und 5B gezeigten Schaltungsaufbaus. 6A ist eine Draufsicht und 6B ist eine Querschnittsansicht entlang einer Schnittlinie 6B–6B in 6A. Dies ist ein Stapelzellenaufbau, bei dem die ferroelektrischen Kondensatoren nach Bildung der Zellentransistoren gebildet werden, und insbesondere ein Zellenaufbau mit nachher gebildeten Bitleitungen, bei dem die Bitleitungen nach Bildung der ferroelektrischen Kondensatoren gebildet werden.

In diesem Zellenaufbau kann die Gate-Schicht des Zellentransistors in der minimalen Verarbeitungsgrösse (F) gebildet werden und die Diffusionsschicht oder der aktive Bereich für eine Kanalbildung kann auch in der minimalen Verarbeitungsgrösse (F) gebildet werden. Deshalb wird ein planarer Transistor, der leicht hergestellt werden kann, gebildet. Zusätzlich kann die Zellengrösse auf eine Grösse reduziert werden, die nachstehend dargestellt ist: 2F × 2F = 4F2.

Jeder Zellenknoten weist eine Grösse von 3F × 1F auf. Der ferroelektrische Kondensator wird in einem Bereich gebildet, der eine Grösse von F × F aufweist, bei der benachbarte Zellenknoten SN einander überlappen. Die Plattenelektrode PL weist eine Breite von 3F auf und verläuft entlang der Wortleitung. Die Zellengrösse einschliesslich des Wählgatters ist wie folgt: (10F × 2F)/4 = 5F2.

Der Zellentransistor wird auf einem p-Typsubstrat oder einer p-Typwanne gebildet. Für den ferroelektrischen Kondensator werden, nachdem der Transistor gebildet ist, die Source- und Drain-Elektroden des Zellentransistors über den n+-Typ Diffusionsschichtbereich (ein n-Typbereich kann verwendet werden) zwischen den Gates gebildet. Eine der Elektroden wird als die untere Elektrode des ferroelektrischen Kondensators verwendet und die andere wird als die obere Elektrode verwendet. Die Speicherzelle (Q3, Cf3) verwendet die Elektrode auf der Seite des Speicherknotens SN03 als die untere Elektrode und die Elektrode auf der Seite des Speicherknotens SN02 als die obere Elektrode. Dieser Zusammenhang wird für die benachbarte Zelle umgedreht. Das heisst, der Zusammenhang zwischen der oberen und unteren Elektrode wird alternierend umgedreht.

Mit diesem Stapelzellenaufbau kann der ferroelektrische Kondensator und der Zellentransistor parallelgeschaltet werden. Die Plattenelektrode PL an dem Ende des Speicherblocks kann gebildet werden, indem die gleiche obere Elektroden-Zwischenverbindung wie diejenige des Speicherknotens SN02 oder SN00 verlängert wird. Im Gegensatz zu dem herkömmlichen FRAM wachsen die Prozesskosten nicht an. Es sei darauf hingewiesen, dass verschiedene Modifikationen ausgeführt werden können. Beispielsweise können die Positionen der oberen und unteren Elektroden geändert werden, ein PMOS Zellentransistor kann verwendet werden oder die Form des ferroelektrischen Kondensators der durch SOI gebildeten Zelle kann geändert werden. In dem herkömmlichen FRAM kann ein Einschnappen oder ein Einbetten der WL und der gleichen durch die Al und Cu Verdrahtung ausgeführt werden. In diesem Fall ist es schwierig, die WL durch die Al-l und Cu-Verdrahtung einzuschliessen (einzuhaken), weil die WL in der Nähe der PL in dem herkömmlichen FRAM angeordnet ist. Da in der vorliegenden Erfindung die PL in einem Teil des Zellenbereichs angeordnet ist, kann durch Verbreitern des PL-Bereichs die WL und PL durch die einzelne Schicht der Al oder Cu Verdrahtung eingeschnappt werden, wodurch eine RC Verzögerung extrem verringert werden kann, wenn das PL Ansteuerverfahren verwendet wird.

Die 7A und 7B zeigen einen anderen Zellenaufbau zur Realisation der in den 5A und 5B gezeigten Schaltungsaufbaus. 7A ist eine Draufsicht und 7B ist eine Querschnittsansicht entlang einer Linie 7B-7B in 7A. Dies ist ein Stapelzellenaufbau, bei dem die ferroelektrischen Kondensatoren nach Bildung der Zellentransistoren gebildet werden und insbesondere ein Zellenaufbau mit einer vorherigen Bildung von Bitleitungen, bei dem die Bitleitungen vor Bildung der ferroelektrischen Kondensatoren gebildet werden.

Jeder Zellenknoten weist eine Grösse von 3F × 1F auf. Der ferroelektrische Kondensator wird in einem Bereich mit einer Grösse von F × F gebildet, wobei die Zellenknoten SN einander überlappen. Die Plattenelektrode PL weist eine Breite von 3F auf und erstreckt sich entlang der Wortleitung. Um die ferroelektrischen Kondensatoren nach Bildung der Bitleitungen zu bilden, müssen die Zellenknoten von Abschnitten zwischen den Bitleitungen BL heraufgezogen werden.

In diesem Beispiel wird ein Verlängerungsfleck als ein Bitleitungs-Plättchenleiter (der Verbindungsabschnitt zwischen der Bitleitung BL und dem Wähltransistor) verwendet und der aktive Bereich (Diffusionsschicht, Kanalabschnitt) wird so gebildet, dass er bezüglich der Bitleitung BL um eine 1/2-Teilung (Abstand) verschoben ist. Demzufolge wird die Zellengrösse wie folgt dargestellt: 2F × 2F = 4F2.

Die Grösse einschliesslich des Wählgatters wird wie folgt dargestellt: (11F × 2F)/4 = 5,5F2.

Wenn der Wähltransistor gebildet wird, so dass er bezüglich der Bitleitung BL schräg ist, wird die Grösse fast 5F2.

Das in 4 gezeigte Computersystem, welches den FRAM mit dem neuen Aufbau verwendet, kann die folgenden Wirkungen erhalten.

  • (1) Da die Zellengrösse 1/2 der herkömmlichen Zellengrösse sein kann, kann bei den gleichen Kosten ein Speicher mit einer grossen Kapazität angeordnet werden.
  • (2) Bei der gleichen Speicherkapazität kann der Platz wegen der kleinen Chipgrösse eingespart werden und die Dichte kann erhöht werden.
  • (3) Da die Chipgrösse klein ist, ist die Einrichtung gegenüber mechanischen Belastungen widerstandsfähig.
  • (4) Selbst wenn das Plattenpotential-Festlegungsschema verwendet wird, welches einen Betrieb bei einer Geschwindigkeit ermöglicht, die so hoch wie diejenige des herkömmlichen DRAMs ist, wird kein Auffrischungsbetrieb benötigt. Deshalb kann ein Hochgeschwindigkeitsbetrieb bei einem niedrigen Energieverbrauch ausgeführt werden.
  • (5) Selbst wenn die Spezifikationen, beispielsweise das ferroelektrische Kondensatorleck oder ein p-n Übergangsleck zu strikt sind, kann der Hochgeschwindigkeitsbetrieb leicht realisiert werden, weil der Auffrischungsbetrieb nicht benötigt wird, um den Datenwert für eine lange Zeit zu halten.
  • (6) Da der Auffrischungsbetrieb weggelassen werden kann, muss man sich um das Leck nicht kümmern. Da ein Betrieb in einer Hochtemperaturumgebung ermöglicht wird, kann ein Hochgeschwindigkeitsbetrieb in der Hochtemperaturumgebung erwartet werden.
  • (7) Da der ferroelektrische Kondensator einer nicht gewählten Speicherzelle immer durch den Zellentransistor EIN ist ist die Einrichtung gegenüber einem plötzlichen Energieausfall widerstandsfähig.

In dem herkömmlichen FRAM kann das Halten von Daten kaum realisiert werden. Wenn das Plattenansteuerschema verwendet wird, kann der Hochgeschwindigkeitsbetrieb kaum ausgeführt werden, so dass es schwierig ist, den herkömmlichen FRAM als den Hauptspeicher eines Computers zu verwenden. Jedoch ermöglicht der FRAM dieser Ausführungsform eine Anwendung, z. B. als ein Hauptspeicher, der den Hochgeschwindigkeitsbetrieb auf der Basis von (5) benötigt. Auf der Basis von (4) kann der FRAM auf den Hauptcomputer eines mobilen Computersystems angewendet werden, das einen niedrigen Energieverbrauch und einen Hochgeschwindigkeitsbetrieb erfordert. Zusätzlich kann der FRAM aufgrund von (6) auf den Hauptspeicher eines kleinen Computersystems angewendet werden, der schlechte Wärmeableitungs-Eigenschaften aufweist. Auf der Basis von (1) und (2) kann ein kompakter Hauptspeicher mit einer grossen Kapazität realisiert werden.

Probleme, beispielsweise eine beträchtliche Verschlechterung des Betriebsverhaltens, eine Erhöhung von Kosten und eine Erhöhung in der Systemgrösse werden in einem System gestellt, auf das das herkömmliche FRAM kaum angewendet werden kann oder das herkömmliche FRAM zwangsweise angewendet wird.

Jedoch können alle derartigen Probleme durch Verwendung des FRAMs der vorliegenden Erfindung gelöst werden. Das herkömmliche Computersystem weist drei Speicher auf, d. h. ein RAM, ein ROM und einen nicht flüchtigen Speicher. Da jedoch der FRAM dieser Ausführungsform nicht flüchtig ist und bei einer hohen Geschwindigkeit arbeitet, können alle erforderlichen Speicher durch den FRAM dieser Ausführungsform ersetzt werden. Da der FRAM der vorliegenden Ausführungsform nicht flüchtig ist und die gleiche Betriebsgeschwindigkeit wie diejenige des herkömmlichen DRAMs realisiert, kann zusätzlich der DRAM durch den FRAM ersetzt werden.

25 ist ein Ersatzschaltbild, das den grundlegenden Aufbau eines weiteren FRAMs zeigt, auf den das Ansteuerverfahren der Erfindung anwendbar ist. Diese Schaltung unterscheidet sich von der in den 5A und 5B gezeigten darin, dass die Anzahl von in Reihe geschalteten Zellen in einem Speicherblock 8 ist, d. h. zweimal so gross wie die in den 5A und 5B gezeigte Anzahl.

Wenn in der herkömmlichen NAND-Zelle die Anzahl von in Reihe geschalteten Zellen erhöht wird, kann die Bitleitungs-Kapazität verringert werden. Wenn jedoch die Anzahl von Zellen übermässig erhöht wird und ein Datenwert von einer Zelle ausgelesen werden soll, die weit entfernt von der Bitleitung angeordnet ist, nimmt die Bitleitungs-Kapazität um einen Betrag zu, der anderen Zellenkapazitäten von der Bitleitung bis zu der Ziel-Bitleitung entspricht. Deshalb ist die Anzahl von in Reihe geschalteten Zellen auf ungefähr vier beschränkt.

In der vorliegenden Erfindung kann die Anzahl von in Reihe geschalteten Zellen weiter erhöht werden und gleichzeitig kann die Bitleitungs-Kapazität zu einem grossen Ausmass verkleinert werden. Wenn die Anzahl von in Reihe geschalteten Zellen zunimmt, kann die Kapazität auf der Drain-Seite eines Wähltransistors oder die Diffusionsschicht-Kapazität auf 1/n (n ist die Anzahl von in Reihe geschalteten Zellen) wegen der Verringerung der Anzahl von Bitleitungs-Plättchenleiterabschnitten reduziert werden. Selbst wenn n zunimmt, werden die zwei Anschlüsse eines ferroelektrischen Kondensators einer nicht gewählten Speicherzelle in einem gewählten Block beim Auslesen von Zellendaten kurzgeschlossen und die Kapazität des ferroelektrischen Kondensators verschwindet elektrisch. Deshalb wird nur eine kleine Kapazität, die der invertierten Kapazität und der Diffusionsschicht-Kapazität des Gates des Wähltransistors entspricht, entsprechend der Zunahme der Anzahl der Zellen hinzugefügt. Deshalb kann die Anzahl von in Reihe geschalteten Zellen auf 8 (25), 16 oder 32 erhöht werden.

Wenn die Anzahl von in Reihe geschalteten Zellen zunimmt, wird ein Problem einer Lese/Schreibzeit verursacht. Es sei angenommen, dass der EIN-Widerstand eines Transistors 12 k&OHgr; ist, der Widerstand einer Diffusionsschicht 1 k&OHgr; ist und die Kapazität eines ferroelektrischen Kondensators 30 fF ist. In diesem Fall ist die RC Zeitkonstante pro Stufe 13k × 30f = 0,4 ns. Die RC Zeitkonstante beträgt 1,6 ns für vier Stufen und 3,2 ns für acht Stufen. Normalerweise ist die Leseverzögerung einer Wortleitung (und einer Blockwählleitung) 5 bis 10 ns und die Daten-Zurückschreibezeit ist 20 bis 30 ns. In Anbetracht dieser Tatsache ist die obige RC-Zeit fast kein Problem.

Wenn die Zellen in Reihe geschaltet sind, wird aufgrund des EIN-Widerstands des Zellentransistors einer nicht gewählten Speicherzelle eine kleine Spannung über den ferroelektrischen Kondensator angelegt. Jedoch ist die Verzögerung der Blockwählleitung 5 bis 10 ns und um wenigstens eine Grössenordnung grösser als die RC Zeit konstante aufgrund des grossen EIN-Widerstands des Zellentransistors. Wenn auf Grundlage dieser Tatsache die Anzahl von in Reihe geschalteten Stufen zunimmt, nimmt die Spannung, die momentan zur Zeit eines Anstiegs der Blockwählleitung angelegt wird, pro Zelle zu, so dass kein Problem verursacht wird.

Wenn acht Stufen verschaltet werden, wie in dieser Ausführungsform, und der in den 6A und 6B gezeigte Zellenaufbau mit nachträglicher Bitleitungs-Bildung verwendet wird, wird die Zellengrösse mit dem Wähltransistor wie folgt dargestellt: (18F × 2F)/8 = 4,5F2.

Wenn der in den 7A und 7B gezeigte Zellenaufbau mit einer vorherigen Bildung von Bitleitungen verwendet wird, wird die Zellengrösse folgendermassen dargestellt: (19F × 2F)/8 = 4,75F2.

Das heisst, mit Zunahme der Anzahl von Stufen erreicht die Zellengrösse 4F2.

101 ist ein Ersatzschaltbild, das den Speicherzellenaufbau eines FRAMs zeigt, auf den das erfinderische Ansteuerverfahren angewendet werden kann.

Ferroelektrische Kondensatoren (Ca, Cb) mit unterschiedlichen Koerzitivspannungen sind parallel zu einem Speicherzellentransistor geschaltet, um eine Zelle zu bilden. Ein Anschluss von in Reihe geschalteten Zellen sind mit einer Bitleitung (BL, BL) durch einen Wähltransistor verbunden und der andere Anschluss ist mit einer Plattenelektrode (PL) verbunden, wodurch ein Zellenblock gebildet wird. Mit diesem Aufbau kann ein 2-Bit-Datenwert in einer Zelle gespeichert werden und eine gefaltete Bitleitungsstruktur kann realisiert werden.

102 ist eine Querschnittsansicht, die den Speicherzellenaufbau eines FRAMs zeigt, der eine Struktur realisiert, welche die Ersatzschaltung der in 101 gezeigten Speicherzelle verwirklicht.

Ferroelektrische Kondensatoren mit unterschiedlichen Dicken (Dicke von Cb > Dicke von Ca) werden auf einem Speicherzellentransistor verbunden, um eine Zelle zu bilden. Der Grund, warum die Filmdicke geändert wird, ist wie folgt. Das Koerzitivfeld ist unabhängig von der Filmdicke wegen den charakteristischen Merkmalen des ferroelektrischen Kondensators fast konstant. Wenn der ferroelektrische Kondensator dünn gemacht wird, sinkt die Koerzitivspannung ab. Zusätzlich hängt der verbleibende Polarisationsbetrag nicht von der Filmdicke ab. Deshalb ist sowohl beim Lesen eines 1-Bit-Datenwerts in dem dicken ferroelektrischen Kondensator Cb als auch beim Lesen eines 1-Bit-Datenwerts in dem dünnen ferroelektrischen Kondensator Ca der Lesespielraum fast konstant und ein stabiler Betrieb wird ermöglicht.

Die Zellengrösse ist im wesentlichen 2F2, weil der Zellentransistor und die 2-Bit ferroelektrische Kondensatoren an der Überschneidung einer Wortleitung und der Bitleitung BL mit einer Grösse von 4F2 angeordnet sind. Wenn vier oder mehr Transistoren in der vertikalen Richtung zum Bilden eines dreidimensionalen Zellenfeld aufgestapelt werden, kann eine Zelle mit einer Grösse von 2F2 in der herkömmlichen Struktur realisiert werden. Jedoch ist es vom Standpunkt des Einrichtungsaufbaus, der Charakteristiken, des Prozesses, der Zuverlässigkeit und der Ausbeute sehr schwierig, Transistoren vom Stapel-Typ wie in einem TFT herzustellen.

In dieser Ausführungsform kann jedoch eine derartige Struktur leicht realisiert werden, weil die Transistoren in der minimalen Grösse von 4F2 gebildet sind. Mit mehreren passiven Elementen (ferroelektrische Kondensatoren, Kondensatoren, Widerstände, p-n Übergänge und dergleichen), die hinsichtlich einer Zuverlässigkeit auf der Fläche mit der Grösse von 4F2 relativ leicht aufgestapelt werden können, kann eine Zelle mit einer Grösse von 2F2 oder kleiner pro Bit realisiert werden. Selbst in der herkömmlichen Zelle mit einer Grösse von 8F2können ferroelektrische Kondensatoren parallelgeschaltet und gestapelt werden, um den Effekt einer Reduzierung der Zellengrösse zu erhalten. Grundlegend wird jedoch als ein optimales Verfahren zunächst die Zellengrösse so klein wie möglich gemacht (auf 4F2 reduziert) und ferroelektrische Kondensatoren und dergleichen ausser dem Tr werden aufgestapelt, um die Bitanzahl zu erhöhen. Mit diesem Verfahren können die Eigenschaften des wahlfreien Zugriffes selbst dann aufrechterhalten werden, wenn die Zellengrösse verringert wird.

Um die Koerzitivspannung des ferroelektrischen Kondensators zu ändern, kann nicht nur die Filmdicke, sondern auch das Material geändert werden. Beispielsweise können Materialien wie SrBiTaO und PbZrTiO, die ursprünglich unterschiedlich Koerzitivspannungen aufweisen, parallel verbunden werden.

Die 103A bis 103C zeigen ein Beispiel des Betriebs der Speicherzelle, die in den 101 und 102 gezeigt ist.

103A zeigt eine schematische Ansicht (ohne die paraelektrische Komponente) der Hystereseschleife eines dünnen ferroelektrischen Kondensators (Ca), der parallel verbunden ist. Die Koerzitivspannung wird mit Vca bezeichnet; der verbleibende Polarisationsbetrag mit Pra; und der Sättigungs-Polarisationsbetrag mit Psa. 103B zeigt eine schematische Ansicht (ohne die paraelektrische Komponente) der Hystereseschleife eines dicken ferroelektrischen Kondensators (Cb), der parallel verbunden ist. Die Koerzitivspannung wird mit Vcb bezeichnet; der verbleibende Polarisationsbetrag mit Prb; und der Sättigungs-Polarisationsbetrag mit Psb. 103C zeigt eine schematische Ansicht (ohne die paraelektrische Komponente) einer äquivalenten Hystereseschleife, die erhalten wird, wenn die zwei ferroelektrischen Kondensatoren parallelgeschaltet werden.

Für den grundlegenden Betrieb wird eine niedrige Spannung über die ferroelektrischen Kondensatoren angelegt, um einen Datenwert des ferroelektrischen Kondensators Ca auszulesen.

Als nächstes wird eine hohe Spannung angelegt, um einen Datenwert aus dem ferroelektrischen Kondensator Cb auszulesen oder einen Datenwert in ihn zurückzuschreiben. Schliesslich wird eine niedrige Spannung angelegt, um den Datenwert in den ferroelektrischen Kondensator Ca zurückzuschreiben. Insbesondere sei angenommen, dass die über die ferroelektrischen Kondensatoren gelegte Spannung (d. h. zwischen einer Bitleitung BL und einer Plattenelektrode PL) V1 ist. Zunächst wird die kleine Spannung V1, die grösser als –Vcb und kleiner als –Vca ist, angelegt, so dass keine Polarisationsinversion in dem ferroelektrischen Kondensator Cb auftritt und eine Polarisationsinversion in dem ferroelektrischen Kondensator Ca auftritt, wodurch die Polarisations-Inversions-Information des ferroelektrischen Kondensators Ca ausgelesen und die Information vorübergehend ausserhalb des Zellenfelds gespeichert wird. Als nächstes wird die Spannung V1 vorübergehend auf 0 V zurückgesetzt.

Als zweites wird die Spannung V1, die kleiner als –Vcb ist, so angelegt, dass eine Polarisationsinversion in dem ferroelektrischen Kondensator Cb auftritt, um die Polarisations-Inversions-Information des ferroelektrischen Kondensators Cb auszulesen. Nachdem die Information verstärkt ist, wird die Spannung V1, die kleiner als –Vcb (Datenwert "0") oder grösser als Vcb (Datenwert "1") ist, angelegt, so dass eine Polarisationsinversion in dem ferroelektrischen Kondensator Cb auftritt, um den Zellendatenwert in den ferroelektrischen Kondensator Cb zurückzuschreiben, und die Spannung V1 wird vorübergehend auf 0 V eingestellt.

Als drittes wird der vorübergehend gespeicherte Datenwert in den ferroelektrischen Kondensator Ca zurückgeschrieben. Genauer gesagt, die Spannung V1, die grösser als –Vcb und kleiner als –Vca (Datenwert "0") oder grösser als Vca und kleiner Vcb (Datenwert "1") ist, wird angelegt, so dass keine Polarisationsinversion in dem ferroelektrischen Kondensator Pb auftritt, und der Datenwert des ferroelektrischen Kondensators Cb nicht zerstört wird, und eine Polarisationsinversion tritt in dem ferroelektrischen Kondensator Ca auf. Mit diesem Betrieb wird der Zellendatenwert in den ferroelektrischen Kondensator Ca zurückgeschrieben. Schliesslich wird die Spannung V1 auf 0 V zurückgesetzt, um die Vorladezeit einzustellen.

Die Spannung V1 wird während des Betriebs mehrmals auf 0 V zurückgesetzt. Jedoch kann die Spannung V1 auf eine vorgegebene Spannung zurückgesetzt werden. Um Daten aus den/in die ferroelektrischen Kondensatoren Ca und Cb mit einem Spielraum zu lesen/einzuschreiben, muss Vcb/Vca 3 bis 5 sein. Wenn Vcb/Vca niedrig ist, wird die Differenz zwischen den Spannungen Vcb und Vca Null, um einen fehlerhaften Betrieb zu verursachen. Wenn Vcb/Vca zu hoch ist, wird der Wert der Spannung Vca zu klein, weil die Spannung Vcb nicht höher als Vcc sein kann. Deshalb wird der Datenwert des ferroelektrischen Kondensators Ca aufgrund von Rauschen zerstört.

Genau gesagt, die Koerzitivspannung weist eine Verteilung in dem ferroelektrischen Kondensator auf und verursacht eine Polarisationsinversion mit einem Gradienten bezüglich der angelegten Spannung. Wenn die Koerzitivspannung, bei der der ferroelektrische Kondensator Ca fast vollständig invertiert wird, Vcamax ist, und die minimale Koerzitivspannung, bei der der ferroelektrische Kondensator Cb beginnt, invertiert zu werden, Vcbmin ist, sollte die Spannung zur Zeit eines Lesens/Schreibens von Daten aus dem/in den ferroelektrischen Kondensator Ca Vcamax < |V1| < Vcbmin sein. Demzufolge muss die Dicke des ferroelektrischen Kondensators so eingestellt werden, dass |V1| – Vcamax > &agr; und Vcbmin – |V1| > &agr;(&agr; > 0) ist, um einen ausreichenden Spielraum sicherzustellen. Beispielsweise ist die Spannung Vca 0,5 V, die Spannung Vcb ist 2 V, die Spannung V1 zum Auslesen von Daten des ferroelektrischen Kondensators Cb ist –3 V und die Spannung V1 zum Auslesen von Daten des ferroelektrischen Kondensator Ca ist –1 V.

Wenn die Spannung V1 zum Auslesen von Daten des ferroelektrischen Kondensators Ca –1 V ist, ist |V1| – Vca = 0,5 V und Vcb – |V1| = 1 V. Der Grund hierfür besteht darin, dass bei der tatsächlichen Hystereseschleife der ferroelektrische Kondensator Cb eine grössere Verteilungsbreite der Koerzitivspannung aufweist, wie in den 104A bis 104C gezeigt. Tatsächlich gleicht die Koerzitivfeldverteilung des ferroelektrischen Kondensators Ca derjenigen des ferroelektrischen Kondensators Cb. Wenn jedoch die elektrischen Felder in Spannungen umgewandelt werden, wird die Verteilung des ferroelektrischen Kondensators Cb breiter. Wenn die angelegte Spannung Vcc zum Auslesen von Daten des ferroelektrischen Kondensators Cb 3 V ist und die angelegte Spannung zum Auslesen von Daten des ferroelektrischen Kondensators Ca ist, d. h. 1/2Vcc ist 1,5 V, kann die Spannung Vca 0,5 bis 0,75 V sein und die Spannung Vcb kann 2 bis 2,5 V sein.

Wie in den 103A bis 104C gezeigt, ist in dieser Ausführungsform ein Datenwert "11" (die erste "1" stellt einen Datenwert des ferroelektrischen Kondensators Cb dar und die zweite "1" stellt einen Datenwert des ferroelektrischen Kondensators Ca dar) an einer Position Pr' (= 2Pra = 2Prb). Ein Datenwert "00" ist an einer Position –Pr' (= –2Pra = 2Prb). Ein Datenwert "01" und ein Datenwert "10" sind auf 0 V. Obwohl die Daten "01" und "10" an der gleichen Position sind, zeigen diese Daten unterschiedliche Betriebspunkte bei Anlegung einer Spannung auf. Deshalb gibt es insgesamt vier Zustände. Der Betriebsspielraum bezüglich der Referenz wird betrachtet. Da in den zweischichtigen ferroelektrischen Kondensatoren wie in 102 gezeigt, der Polarisationsbetrag jeder Schicht der gleiche wie derjenige der oben beschriebenen Zelle mit einer Grösse von 4F2 ist, wird der Spielraum 1/2Pr' = (Pra = Prb). D.h., der Spielraum gleicht demjenigen der Zelle mit einer Grösse von 4F2.

Wenn die Fläche des ferroelektrischen Kondensators verdoppelt wird, um einen quaternären Speicher zu bilden, wird eine Information an einem der Punkte gespeichert, die durch Unterteilen des Abschnitts zwischen –2Pr und 2Pr erhalten werden (an den Positionen 2Pr, 2/3Pr, –2/3Pr und –2Pr). Der Betriebsspielraum bezüglich der Referenz wird betrachtet. Der Spielraum wird 2/3Pr, d. h. verschlechtert sich im Vergleich mit dieser Ausführungsform. Da der Leseverstärker einen kleinen Spannungswert lesen muss, wird die Schaltung zusätzlich sperrig und der Betriebsspielraum wird Null. In der vorliegenden Erfindung wird ein n-Bitdatenwert in einer Struktur gehalten, die n-Kondensatoren und einen Transistor und eine Grösse von 4F2 aufweist. Die Kapazität ist proportional zu der Anzahl n von gestapelten ferroelektrischen Kondensatoren. Jedoch ist in dem Mehrwert-Speicher die Kapazität proportional zu Log2(m Wert), was zu einem Nachteil führt.

Die Ortskurve der Hystereseschleife wird ausführlicher untersucht.

Bei der Anlegung der Spannung V1 = –1/2Vcc bewegt sich ein 2-Bit-Zellen-Datenwert "11" (Punkt E'') an einen Punkt F'', um einen Datenwert des ferroelektrischen Kondensators Ca auszulesen. Die Spannung V1 wird vorübergehend zurückgesetzt. Nachdem der Datenwert "11" an einen Punkt G'' kommt, wird die Spannung V1 = –Vcc angelegt. Der Datenwert "11" bewegt sich an einen Punkt H'', um einen Datenwert des ferroelektrischen Kondensators Cb auszulesen. Nach einem Zurückschreiben kehrt der Datenwert "11" an einen Punkt D'' zurück. Nachdem die Spannung V1 zurückgesetzt ist, kehrt der Datenwert "11" an den Punkt E'' zurück. Beim Zurückschreiben des Datenwerts in den ferroelektrischen Kondensator Ca bewegt sich der Datenwert "11" an einen Punkt J". Der Datenwert "11" kehrt an den Punkt E'' bei dem Vorladebetrieb zurück.

Auf eine Anlegung der Spannung V1 = –1/2Vcc hin bewegt sich ein 2-Bit-Zellen-Datenwert "10" (Punkt G'') an den Punkt F'', um einen Datenwert des ferroelektrischen Kondensators Ca auszulesen. Die V1 wird vorübergehend zurückgesetzt. Nachdem der Datenwert "10" an einen Punkt G'' kommt, wird die Spannung V1 = –Vcc angelegt. Der Datenwert "10" bewegt sich an den Punkt H'', um einen Datenwert des ferroelektrischen Kondensators Cb auszulesen. Nach einem Zurückschreiben kehrt der Datenwert "10" an den Punkt D'' zurück. Nachdem die Spannung V1 zurückgesetzt ist, kehrt der Datenwert "10" an den Punkt E'' zurück. Beim Zurückschreiben des Datenwerts in den ferroelektrischen Kondensator Ca bewegt sich der Datenwert "10" an einen Punkt F''. Der Datenwert "10" kehrt auf den Vorladebetrieb hin an den Punkt G'' zurück.

Auf eine Anlegung der Spannung V1 = –1/2Vcc hin bewegt sich ein 2-Bit-Zellen-Datenwert "01" (Punkt C'') an einen Punkt I'', um einen Datenwert des ferroelektrischen Kondensators Ca auszulesen. Die Spannung V1 wird vorübergehend zurückgesetzt. Nachdem der Datenwert "01" an einen Punkt A'' kommt, wird die Spannung V1 = –Vcc angelegt. Der Datenwert "01" bewegt sich an den Punkt H'', um einen Datenwert des ferroelektrischen Kondensators Cb auszulesen. Nach einem Zurückschreiben kehrt der Datenwert "01" an den Punkt H'' zurück. Nachdem die Spannung V1 zurückgesetzt ist, kehrt der Datenwert "01" an den Punkt A'' zurück. Beim Zurückschreiben des Datenwerts in den ferroelektrischen Kondensator Ca bewegt sich der Datenwert "01" an einen Punkt B''. Der Datenwert "01" kehrt bei dem Vorladebetrieb an den Punkt C'' zurück.

Auf eine Anlegung der Spannung V1 = –1/2Vcc hin bewegt sich ein 2-Bit-Zellen-Datenwert "00" (Punkt A'') an den Punkt I'', um einen Datenwert des ferroelektrischen Kondensators Ca auszulesen. Die Spannung V1 wird vorübergehend zurückgesetzt.

Nachdem der Datenwert "00" an den Punkt A'' kommt, wird die Spannung V1 = –Vcc angelegt. Der Datenwert "00" bewegt sich an den Punkt H'', um einen Datenwert des ferroelektrischen Kondensators Cb auszulesen. Nach einem Zurückschreiben kehrt der Datenwert "00" an den Punkt H'' zurück. Nachdem die Spannung V1 zurückgesetzt ist, kehrt der Datenwert "00" an den Punkt A'' zurück. Beim Zurückschreiben des Datenwerts in den ferroelektrischen Kondensator Ca bewegt sich der Datenwert "00" an den Punkt I''. Der Datenwert "00" kehrt auf den Vorladebetrieb hin an den Punkt A'' zurück.

Obwohl die Punkte G'' und C'' wie oben beschrieben an der gleichen Position sind, weisen die Daten "01" und "10" im Gegensatz zu dem Mehrwert-Speicher unterschiedliche Betriebsortskurven auf, so dass diese Daten als unterschiedliche Daten erkannt werden können.

In 105 sind ein Leseverstärker und ein vorübergehendes Speicherregister, die eine gefaltete Bitleitungsstruktur aufweisen, in der in 101 gezeigten Ausführungsform angeordnet.

Wenn eine Blockwählleitung BS00 und eine Wortleitung WL02 gewählt werden, um sequentiell Daten aus/in ferroelektrischen/ferroelektrische Kondensatoren C300 und C301 zu lesen/einzuschreiben, wird ein Bitleitung BL als eine Referenzbitleitung verwendet. Wenn der Datenwert des ferroelektrischen Kondensators C300 ausgelesen wird, wird der ausgelesene Datenwert in dem vorübergehenden Speicherregister gespeichert, das in 105 gezeigt ist. Nachdem der Datenwert des ferroelektrischen Kondensators C301 gelesen/geschrieben ist, wird als nächstes der Datenwert, der in dem vorübergehenden Speicherregister gespeichert ist, in den ferroelektrischen Kondensator C300 zurückgeschrieben.

In 106 wird eine Dummy-Zelle des ferroelektrischen Kondensators zu der Ausführungsform hinzugefügt, die in 105 gezeigt ist.

Dieser Aufbau wird mit dem gleichen Aufbau wie derjenige eines normalen Zellenaufbaus realisiert. Wenn eine Dummywortleitung DWL auf "L" gehalten wird und eine Wählblockleitung DBS01 für eine Dummy-Zelle für eine kurze Zeit nach dem Vorladebetrieb auf "H" gehalten wird, wird ein Datenwert "0" geschrieben. In dem nächsten Zyklus wird der Datenwert "0" ausgelesen. Wenn die Dummy-Zellenfläche relativ gross gemacht wird, kann das Bitleitungspotential auf ein Zwischenpotential zwischen einem Datenwert "1" und "0" der normalen Zelle eingestellt werden.

159 ist eine Querschnittsansicht, die einen Zellenaufbau zeigt.

Wenn in den oben beschriebenen Strukturen die Zellengrösse 4F2 ist, ist die Kondensatorgrösse auch 4F2. Bei der Umwandlung dieser Grösse in eine planare Fläche nimmt die Fläche des ferroelektrischen Kondensators unvermeidbar ab. In der in 159 gezeigten Zellenstruktur kann die Fläche des ferroelektrischen Kondensators auf 3F2 erhöht werden, d. h. gleich zu oder grösser als diejenige der herkömmlichen Zelle mit einer Grösse von 8F2.

Bei dem in 159 gezeigten Aufbau kann ein ferroelektrischer Kondensator gebildet werden, ohne getrennt zu werden, und er kann leicht hergestellt werden. In einer in 160 gezeigten Modifikation werden Bitleitungen vor der Ausbildung von ferroelektrischen Kondensatoren gebildet.

161 ist ein Ersatzschaltbild der 159 und 160 und zeigt eine Ausführung des Anspruchs 3. Diese Struktur unterscheidet sich von den voranstehend beschriebenen Strukturen. Zwei Blockwähltransistoren sind wegen der gefalteten Bitleitungsstruktur in Reihe geschaltet. Für den Betrieb verschlechtern sich die Eigenschaften für den wahlfreien Zugriff teilweise. Wenn beispielsweise Wortleitungen WL5 und WL4 gewählt werden sollen, wird zunächst die Wortleitung WL4 gewählt, um Zellendaten zu lesen und in einem vorübergehenden Speicherregister zu speichern. Zu dieser Zeit wird die Zelle der Wortleitung WL5 kurzgeschlossen, so dass der Zellendatenwert nicht zerstört wird. Als nächstes wird die Wortleitung WL5 gewählt, um Zelleninformation der Wortleitung WL5 zu lesen/zu schreiben. Schliesslich wird die Wortleitung WL4 gewählt, um die Information in dem vorübergehenden Speicherregister in die Zelle der Wortleitung WL4 zu schreiben.

Wenn in ähnlicher Weise Wortleitungen WL0 und WL1, WL2 und WL3, WL6 und WL7 gewählt werden, wird ein Datenwert von der Wortleitung WL0, WL3 oder WL7 ausgelesen. Mit diesem Betrieb können beliebige Zellendaten gelesen/geschrieben werden. 162 zeigt den Betrieb in Einheiten von 2 Bits. Die Plattenelektrode kann auf (1/2)Vcc festgelegt oder innerhalb des Bereichs von Vss bis Vcc geändert werden.


Anspruch[de]
Verfahren zum Ansteuern einer Halbleiter-Speichereinrichtung mit wahlfreiem Zugriff, welche Speicherzellenblöcke umfasst, die durch Reihenschaltung einer Mehrzahl von Speicherzellen gebildet sind, wobei jede Speicherzelle einen Transistor (Q1, Q2, Q3, Q4) mit einem Source-Anschluss, einem Drain-Anschluss und einem Gate-Anschluss aufweist, sowie einen ferroelektrischen Kondensator (Cf1, Cf2, Cf3, Cf4) mit einem mit dem Source-Anschluss verbundenen ersten Anschluss und einem mit dem Drain-Anschluss verbundenen zweiten Anschluss, wobei der Gate-Anschluss des Transistors mit einer Wortleitung (WL00, WL01, WL02, WL03) verbunden ist,

enthaltend die Schritte:

Einschalten jedes der Transistoren (Q1, Q2, Q3, Q4) in dem Speicherzellenblock, wenn auf keine Speicherzelle des Speicherzellenblocks zugegriffen wird, und

Abschalten des Transistors (Q3) nur einer gewählten Speicherzelle, wenn auf die gewählte Speicherzelle zugegriffen wird.
Verfahren nach Anspruch 1, wobei der ferroelektrische Kondensator einen ersten Kondensator (Ca) und einen parallel verbundenen zweiten Kondensator (Cb) umfasst, wobei die ferroelektrische Schichtdicke des ersten Kondensators (Ca) geringer ist als die ferroelektrische Schichtdicke des zweiten Kondensators (Cb), und das Verfahren durch die folgenden Schritte gekennzeichnet ist:

Anlegen einer Spannung an die gewählte Speicherzelle mit einem Absolutwert, der höher als eine erste Spannung (Vcamax) und niedriger als eine zweite Spannung (Vcbmin) ist, um Daten für den ersten Kondensator (Ca) zu lesen und zu schreiben,

Anlegen einer höheren Spannung als die zweite Spannung (Vcbmin) an die gewählte Speicherzelle, um Daten für den zweiten Kondensator (Cb) zu lesen und zu schreiben.
Halbleiterspeichervorrichtung mit einer Vielzahl von Speicherzellen, welche jeweils umfassen:

einen ersten Transistor mit einem Source-Anschluss, einem Drain-Anschluss und einem Gate-Anschluss, wobei der Gate-Anschluss mit einer Wortleitung (WL1, WL2, WL5, WL6) verbunden ist,

einen ersten ferroelektrischen Kondensator zur Speicherung eines ersten Datenwerts, der einen ersten Anschluss hat, der mit dem Source-Anschluss des ersten Transistors verbunden ist, und einen zweiten Anschluss, der mit dem Drain-Anschluss des ersten Transistors verbunden ist,

einen zweiten Transistor mit einem Source-Anschluss, einem Drain-Anschluss und einem Gate-Anschluss, wobei der Gate-Anschluss mit einer Wortleitung (WL0, WL3, WL4, WL7) verbunden ist, und der zweite Transistor in Reihe mit dem ersten Transistor geschaltet ist, und

einen zweiten ferroelektrischen Kondensator zur Speicherung eines zweiten Datenwerts, der parallel zu der Reihenschaltung des ersten und zweiten Transistors geschaltet ist.
Halbleiterspeichervorrichtung nach Anspruch 3, dadurch gekennzeichnet, dass die Vielzahl von Speicherzellen in Reihe geschaltet sind, und einer oder mehr Wähltransistoren mit wenigstens einem Anschluss des in Reihe geschalteten Abschnitts verbunden sind, um einen Speicherzellenblock zu bilden.






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