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Dokumentenidentifikation DE69934853T2 18.10.2007
EP-Veröffentlichungsnummer 0000994486
Titel Halbleiterspeicheranordnung
Anmelder Sharp K.K., Osaka, JP
Erfinder Takata, Hidekazu, Nara-shi, Nara, JP;
Maeda, Kengo, Shiki-gun, Nara, JP
Vertreter Müller - Hoffmann & Partner Patentanwälte, 81667 München
DE-Aktenzeichen 69934853
Vertragsstaaten DE, FR, GB
Sprache des Dokument EN
EP-Anmeldetag 13.10.1999
EP-Aktenzeichen 993080589
EP-Offenlegungsdatum 19.04.2000
EP date of grant 17.01.2007
Veröffentlichungstag im Patentblatt 18.10.2007
IPC-Hauptklasse G11C 11/22(2006.01)A, F, I, 20051017, B, H, EP

Beschreibung[de]
Gebiet der Erfindung

Die Erfindung betrifft eine Halbleiterspeichervorrichtung und betrifft insbesondere eine nichtflüchtige Halbleiterspeichervorrichtung zum Speichern von Information in Abhängigkeit eines Polarisationszustandes eines ferroelektrischen Materials, das zwischen ferroelektrische Kondensatorelektroden eingefügt ist.

Beschreibung des Standes der Technik

Das Folgende ist eine Beschreibung einer herkömmlichen ferroelektrischen Speichervorrichtung in Bezug auf 1.

Speicherzellen MC, die in einem Array angeordnet sind, weisen eine Kapazität C zum Speichern von Information auf, wobei ferroelektrisches Material (nachstehend als „Kondensator C" bezeichnet) bzw. ein MOS-Transistor Q verwendet wird, und sie sind in einer Matrix angeordnet, um einen Speicherzellenarray 30 zu bilden, um das Schreiben, Auslesen und Löschen der Information der Speicherzelle MC zu ermöglichen.

Innerhalb des Speicherzellenarrays 30 ist ein Gateanschluss des Transistors Q jeder Speicherzelle MC in derselben Spalte gemeinsam mit einer Wortleitung (WL0, WL1 ...) verbunden, und eine der Elektroden des Kondensators C jeder Speicherzelle in derselben Spalte ist gemeinsam mit einer Plattenleitung (PLO0, PL1 ...) verbunden, und die Wortleitungen WL und die Plattenleitungen PL sind jeweils einzeln miteinander abwechselnd angeordnet.

Darüber hinaus ist eine Bitleitung (BL0, /BL0, BL1, /BL1 ...) gemeinsam mit entweder dem Drain oder der Source des Transistors Q der Speicherzelle MC derselben Reihe verbunden. Deshalb sind die Speicherzellen insgesamt in einer Matrix angeordnet, entsprechend Knoten von Bitleitungen BL/BL, Wortleitungen WL und Plattenleitungen PL.

In 1 ist aus der Anzahl an Bitleitungen, die parallel zueinander in Reihenrichtung angeordnet sind, ein Paar benachbarte Bitleitungen BL und /BL zusammen mit einer Konstruktion in deren Umgebung gezeigt. In Bezug auf die Bitleitung BL des Bitleitungspaares BL und /BL wird die andere Bitleitung /BL auch als „komplementäre Bitleitung" bezeichnet. In der folgenden Beschreibung (einschließlich der Zeichnungen) wird als Symbol für die komplementäre Bitleitung „/BL" oder „BL", wobei beide Ausdrücke jedoch in derselben Bedeutung verwendet werden.

Ein Ende der Bitleitung BL und der komplementären Bitleitung /BL, die sich in der Reihenrichtung der Speicherzelle MC erstrecken, ist mit einem Sensorverstärker 31 zum Verstärken und Detektieren der Potenzialdifferenz zwischen der Bitleitung BL und der komplementären Bitleitung /BL verbunden.

Darüber hinaus sind, wie in 1 gezeigt, die vorstehend beschriebenen Bitleitungen BL, /BL und die Plattenleitung PL jeweils mit einer Plattenpotenzial-Versorgungsschaltung 33 verbunden, um ein optionales vorgegebenes Potenzial für jede Leitung bereitzustellen, und eine Anzahl an Speicherzellen MC ist zwischen die vorstehend beschriebenen benachbarten Bitleitungen BL und /BL geschaltet.

Nachstehend wird eine Beschreibung eines Verfahrens zum Schreiben binärer Daten „1" in eine herkömmliche Speicherzelle, welche die vorstehend beschriebene Speicherzellenarraykonstruktion aufweist, gegeben, wobei ein Beispiel eines Verfahrens für das Erteilen eines optionalen bestimmten Potenzials für die Plattenleitung PL in 2A angeführt wird.

Das Verfahren zum Schreiben von Daten „1" wird in der folgenden Weise, wie in 2A gezeigt, ausgeführt. Das heißt, eine positive Versorgungsspannung Vcc wird einer Bitleitung BL entsprechend einer zu beschreibenden Speicherzelle MC zugeführt, und gleichzeitig wird ein Potenzial auf Masseniveau einer komplementären Bitleitung /BL zugeführt. Dann wird eine entsprechende Wortleitung auf eine Niveau „H" gesetzt, und MOS-Transistoren Q1 und Q2, die in der zu beschreibenden Speicherzelle MC enthalten sind, werden „eingeschaltet", was bedeutet, dass Drain und Source verbunden werden, um die Versorgungsspannung Vcc einer der Elektroden eines Kondensators C1 zuzuführen.

Hier wurde bereits ein optionales vorgegebenes Potenzial Vp einer entsprechenden Plattenleitung zugeführt, da der Einschaltzustand vorliegt, und Spannung auf einem Niveau entsprechend der Versorgungsspannung Vcc wird an die Bitleitung BL angelegt, um hierdurch ein elektrisches Feld Evcc1 zu erzeugen, welches zwischen den beiden Elektroden des Kondensator C1 auftritt, und zwar auf einem Niveau, das durch das Substrahieren des vorgegebenen Potenzials Vp der Plattenleitung PL von der Spannung Vcc erhalten wird. Mit diesem elektrischen Feld wird eine elektrische Ladung entsprechend der Polarisation Ps1, wie in 3A gezeigt, im Kondensator C1 gespeichert, um hierdurch den Polarisationszustand zu speichern.

Andererseits wird, da Spannung des Erdpotenzials der komplementären Bitleitung /BL zugeführt wurde, ein elektrisches Feld EVcc2 eines Niveaus entsprechend der Differenz zwischen dem optional vorgegebenen Potenzial Vp der Plattenleitung PL und dem Erdpotenzial zwischen den beiden Elektroden des Kondensators C2 erzeugt. Mit diesem elektrischen Feld wird die Polarisation Ps2, die in 2A gezeigt ist, im Kondensator C2 gespeichert, um hierdurch die Polarisationsinformation zu speichern.

Wenn die Wortleitung WL „ausgeschaltet" wird, da das optionale vorgegebene Potenzial Vp der Plattenleitung PL zugeführt wurde, ist es notwendig, das Potenzial des gegenüberliegenden Pols auf dasselbe Niveau zu setzten. Deshalb ist es notwendig, die Elektrode des Kondensators C1 auf derjenigen Seite, die mit der Bitleitung BL verbunden ist, periodisch aufzufrischen und auch die Elektrode des Kondensators C2 auf der Seite, die mit der komplementären Bitleitung /BL verbunden ist, periodisch aufzufrischen.

In diesem Fall wird, wenn angenommen wird, dass beide Pole des Kondensators dasselbe Potenzial aufweisen, das elektrische Feld zwischen beiden Polen gleich 0 und die Polarisation Pr1 (3A) verbleibt in Kondensator C1, und die Polarisation Pr2 (4A) verbleibt im Kondensator C2.

Darüber hinaus ist, wenn die Versorgungsspannung Vcc nicht bereitgestellt wird (insbesondere, wenn die Versorgungsspannung Vcc 0 Volt beträgt), das Potenzial beider Pole des Kondensators auf dem Erdniveau und die Polarisation Pr wird gespeichert.

In der obigen Beschreibung wurde das Schreiben von Daten „1" erläutert. Das Schreiben von Daten „0" wird verwirklicht, indem das Spannungsniveau, das der Bitleitung BL und der komplementären Bitleitung /BL im Fall der Daten „1", wie oben beschrieben, zugeführt wurde, umgekehrt wird. Das heißt, das Erdpotenzialniveau wird der Bitleitung BL zugeführt, und die Versorgungsspannung Vcc wird der komplementären Bitleitung /BL zugeführt, wodurch die verbleibende Polarisation Pr1 im Kondensator C2 verbleibt, entgegengesetzt zum Fall des Schreibens der vorstehenden Daten „1", und die verbleibende Polarisation Pr2 verbleibt im Kondensator C1. Somit werden die Daten „0" in die Speicherzelle geschrieben.

Darüber hinaus erfolgt das Auslesen der Daten wie nachstehend beschrieben.

Zunächst werden, noch vor der Ausleseoperation, wie in 2B gezeigt, die Bitleitung BL und die komplementäre Bitleitung /BL bis auf das Erdpotenzialniveau entladen, und anschließend wird das Potenzial der Wortleitung WL auf das Niveau „H" gesetzt, um hierdurch die MOS-Transistoren Q1 und Q2 einzuschalten, um die Ausleseoperation zu starten. Zu diesem Zeitpunkt ist das Potenzial der Plattenleitung PL immer gleich dem optionalen vorgegebenen Potenzial Vp.

Dann ist im Fall des Auslesens der Daten „1" der MOS-Transistor Q1 eingeschaltet, und die Spannung auf Erdpotenzialniveau wird an den Kondensator C1 angelegt, um hierdurch das elektrische Feld in entgegengesetzter Richtung in Bezug auf diejenige des Schreibvorgangs zwischen dem Potenzial Vp der Plattenleitung PL und dem Kondensator C1 zu erzeugen. Hierdurch wird der Polarisationszustand des ferroelektrischen Films, der darin enthalten ist, umgekehrt, um den Speicherzustand der Polarisation im Kondensator C1 umzukehren.

Andererseits wird, da das elektrische Feld in der gleichen Richtung wie im Fall des Beschreibens im Kondensator C2 ausgebildet wird, die Polarisation des darin enthaltenen Films nicht umgekehrt. Somit wird keine Umkehr des Speicherzustands der Polarisation im Kondensator C2 hervorgerufen. Jedoch verändert sich die Speichergröße der Polarisation mit Anlegen des elektrischen Feldes.

Dann wird elektrische Ladung in einer Menge entsprechend der Veränderung der gespeicherten Polarisation in den Kondensatoren C1 und C2 in die Bitleitung BL und in die komplementäre Bitleitung /BL geleitet. Das Potenzial der Bitleitung BL wird geringfügig größer als dasjenige der komplementären Bitleitung /BL, und zwar aufgrund der Differenz in der darin fließenden Menge an elektrischen Ladungen. Durch Verstärkten und Detektieren der Potenzialdifferenz zwischen der Bitleitung BL und der komplementären Bitleitung /BL mit dem Sensorverstärker 31 von 1 werden die gespeicherten Daten „1" ausgelesen.

Im Fall des Auslesens der Daten „0" wird das elektrische Feld in entgegengesetzte Richtung zu derjenigen des Falles des Beschreibens an den Kondensator C2 aufgrund der Potenzialdifferenz der Plattenleitung PL angelegt, um hierdurch die Polarisation des ferroelektrischen Films, der darin enthalten ist, umzukehren, und somit wird der Speicherzustand der Polarisation im Kondensator C2 umgekehrt.

Andererseits wird, da das elektrische Feld in gleiche Richtung wie im Fall des Beschreibens an den Kondensator C1 angelegt wird, die Polarisation des darin enthaltenen ferroelektrischen Films nicht umgekehrt. Jedoch ändert sich die gespeicherte Polarisationsmenge mit Anlegen des elektrischen Feldes geringfügig.

Dann wird elektrische Ladung in einer Menge entsprechend der Veränderung der gespeicherten Polarisation in den Kondensatoren C1 und C2 in die Bitleitung BL bzw. die komplementäre Bitleitung /BL eingeleitet. Das Potenzial der komplementären Bitleitung /BL wird aufgrund der Differenz der darin fließenden elektrischen Ladung geringfügig größer als dasjenige der Bitleitung BL. Durch Verstärken und Detektieren der Potenzialdifferenz zwischen der Bitleitung BL und der komplementären Bitleitung /BL mit dem Sensorverstärker 31 von 1 werden die gespeicherten Daten „0" lesbar gemacht.

Da jedoch die Polarisationsinformation selbst in dem Fall, dass, beispielsweise, „1" geschrieben wird, und die verbleibende Polarisation Pr1 verbleiben, wenn das elektrische Feld EVcc1' (EVcc < 0) entgegengesetzt zu dem Zustand, in dem „1" geschrieben wurde, aus irgendeinem Grund angelegt wird (beispielsweise zum Zeitpunkt des Einschalters, wenn das optionale vorgegebene Potenzial einem optionalen Knoten zugeführt wird, der mit dem Speicherzellenkondensator verbunden ist), wird die Hystereseschleife kleiner (3B) als diejenige der 3A, welche die ursprüngliche Hysteresekurve zeigt. Hierdurch nimmt zum Zeitpunkt des Auslesens die elektrische Ladungsmenge, die von der Bitleitung BL ausgelesen wird, ab, wodurch eine Verschlechterung der Sensorspanne hervorgerufen wird.

Wenn im Gegenteil der Wert des vorstehenden elektrischen Feldes Evcc1' groß ist, besteht das Problem, dass eine Polarisationsumkehr hervorgerufen wird, um hierdurch die entgegengesetzten Daten (3C) zu schreiben.

Selbst in dem Fall, dass „0" im ferroelektrischen Kondensator C geschrieben wird, werden die obigen Probleme hervorgerufen, d.h., dass die Hysterese (4B) in Bezug auf die ursprüngliche Hysterese (4A) geringer wird oder ein irrtümliches Beschreiben (4C) bewirkt wird.

Um die vorstehend beschriebenen Probleme zu lösen, offenbart die nicht geprüfte Japanische Patentanmeldung Hei 8-124379 eine Halbleiterspeichervorrichtung, bei der ein Speicherzellenarray 42 mit einer Schaltung 41 zum Verhindern eines irrtümlichen Beschreibens versehen ist, welche Schaltung bewirkt, dass die Wortleitung und die Bitleitung nur während der Einschaltzeit dasselbe Potenzial aufweisen, wobei eine Leistung auf der Resetschaltung 40 eingesetzt wird, wie in 5 gezeigt.

Bei der vorstehend beschriebenen Halbleiterspeichervorrichtung ist die Einschalt-Resetschaltung 40 so konstruiert, dass ein Einschaltsignal WRON erzeugt wird, welches für eine bestimmte Zeitperiode zur Einschaltzeit auf das Niveau „H" gelangt. Mit dem Einschaltsignal WRON werden eine Bitleitungspotenzial-Erzeugungsschaltung und eine SSR-Schaltung (nicht gezeigt) angesteuert, um hierdurch das Auftreten jeweiliger Potenziale (VBL, VBB und dgl.) zu steuern, und ein bedeutungsloser Zugang zur Einschaltzeit wird verhindert, indem das Anhalten und die Freigabe des Betriebs einer Zugangssteuerungsschaltung (nicht gezeigt) gesteuert werden.

Darüber hinaus dient die Schaltung 41 zum Verhindern eines irrtümliches Beschreibens dem Verhindern der Polarisationsumkehr und der Löschung von Speicherdaten in einer Speicherzelle in der ferromagnetischen Speicherzelle MC mit dem Einschaltsignal WRON, das durch die Einschalt-Resetschaltung 40 erzeugt wird, und Transistoren Q1 und Q2 für Schalter sind zwischen mindestens allen Bitleitungen BL und vorgegebenen Potenzialknoten (in der Zeichnung Vss) angeschlossen.

Deshalb wird durch Eingeben des Einschaltsignals PWRON, beispielsweise auf dem Niveau „H" über eine bestimmte Zeitperiode hinweg zur Einschaltzeit an jedem Gateanschluss der Schalttransistoren Q dasselbe Erdpotenzial Vss an alle Plattenleitungen PL und Bitleitungen BL über die Schalttransistoren Q1–Q2 angelegt, um hierdurch solche Probleme wie die Polarisationsumkehr und den Ausfall von Speicherdaten in der ferroelektrischen Speicherzelle MC zur Einschaltzeit und zur Zeit des Zurücksetzens der Leistung zu verhindern.

Bei dem ferroelektrischen Speicher wird jedoch bei dem Verfahren, gemäß dem das optionale vorgegebene Potenzial an Plattenleitungen PL oder Bitleitungen BL angelegt wird, zur Einschaltzeit oder zum Zeitpunkt der Rückkehr aus dem Ausschaltmodus der MOS-Transistor Q ausgeschaltet (nicht verbunden), und keine externes elektrisches Feld wird an den speicherungserhaltenden Knoten des ferroelektrischen Kondensators C, welcher mit dem MOS-Transistor Q verbunden ist, angelegt. Deshalb existiert nur Polarisation in dem den Speicher enthaltenden Knoten unabhängig vom Zustand der nichtflüchtigen Daten und sein Potenzial befindet sich im Fließzustand. Dementsprechend folgt, wenn das optionale vorgegebene Potenzial an die Bitleitungen BL und die Plattenleitungen PL angelegt wird oder zur Einschaltzeit oder zur Zeit der Rückkehr aus dem Ausschaltmodus und im dem Fall, dass das Potenzial der Plattenleitung PL durch sorglos hervorgerufenes Rauschen ein bestimmtes Niveau erreicht, das Potenzial im speichererhaltenden Knoten dem Potenzial der Plattenleitung PL und ändert sich aufgrund der Kopplung des ferroelektrischen Kondensators. Aufgrund der parasitären Kapazität des Speichererhaltungsknotens wird jedoch eine Potenzialdifferenz zwischen beiden Enden des Kondensators C hervorgerufen, weswegen die Möglichkeit der Erzeugung irrtümlicher Beschreibung besteht.

Darüber hinaus ist es, wie in 5 gezeigt, notwendig, Schalttransistoren Q1 und Q2 für jede Seite der Bitleitung BL und jede Seite der Plattenleitung PL bereitzustellen, was zum Problem des Vergrößern des Bereichs des Speicherzellenarrays führt.

Zusammenfassung der Erfindung

Im Hinblick darauf, die vorstehend beschriebenen Probleme zu lösen, ist es eine Aufgabe der Erfindung, auf effektive Weise eine Halbleiterspeichervorrichtung anzugeben, welche irrtümliches Beschreiben, das zur Einschaltzeit hervorgerufen wird, durch eine einfache Konstruktion verhindert.

Die vorliegende Erfindung weist die folgende Konstruktion auf, um die obigen Ziele zu erreichen:

Ein erster Aspekt der Erfindung ist eine Halbleiterspeichervorrichtung, welche eine Matrixanordnung von Speicherzellen umfasst, von denen jede einen ferroelektrischen Speicherkondensator und einen MOS-Transistor aufweist, wobei: Gates der MOS-Transistoren derselben Spalte mit derselben Wortleitung aus einem Satz an Wortleitungen verbunden sind; die Source oder der Drain der MOS-Transistoren in derselben Zeile mit derselben Bitleitung aus einem Satz an Bitleitungen verbunden ist und das andere der beiden Elemente (Drain oder Source) mit einer Elektrode des Speicherkondensators verbunden ist; die andere Elektrode des Speicherkondensators mit einer Plattenleitung verbunden ist; und eine Anzahl an Speicherkondensatoren in der Plattenleitung in Spaltenrichtung oder in Reihenrichtung ausgewählt sind; dadurch gekennzeichnet, dass die Halbleiterspeichervorrichtung folgendes umfasst: einen Gatespannungs-Versorgungsabschnitt, welcher eine vorgegebene Spannung den Gates der MOS-Transistoren, welche mit der Wortleitung verbunden sind, zur Einschaltzeit zuführt, um die MOS-Transistoren zu aktivieren und um die Bitleitung und eine Elektrode des Speicherkondensators zu verbinden, so dass die Bitleitung und die Elektrode des Speicherkondensators durch den MOS-Transistor dasselbe Potenzial aufweisen; und einen Potenzialsteuerabschnitt, welcher das Potenzial der Bitleitung und der Plattenleitung aneinander angleicht, so dass beide Pole des Speicherkondensators auf demselben Potenzial liegen.

Ein zweiter Aspekt der Erfindung ist eine Halbleiterspeichervorrichtung nach dem ersten Aspekt, wobei der Potenzialsteuerabschnitt einen Schalttransistor zum Steuern des Leitens/Nichtleitens von Strom aufweist und wobei durch Zuführen einer vorgegebenen Spannung zum Gate des Schalttransistors, um den Schalttransistor zu aktivieren, die Bitleitung und die Plattenleitung so verbunden sind, dass die Bitleitung und die Plattenleitung auf demselben Potenzial liegen.

Ein dritter Aspekt der Erfindung ist eine Halbleiterspeichervorrichtung gemäß dem ersten Aspekt, wobei der Potenzialsteuerabschnitt eine Spannungsversorgungschaltung zum Zuführen einer vorgegebenen Spannung und einen Schalttransistor zum Zuführen von Spannung von der Spannungsversorgungsschaltung an die Bitleitung und/oder die Plattenleitung aufweist; und wobei durch Zuführen einer vorgegebenen Spannung an der Gate des Schalttransistors zum Aktivieren des Schalttransistors die Bitleitung und die Plattenleitung auf demselben Potenzial liegen.

Ein vierter Aspekt der Erfindung umfasst eine Halbleiterspeichervorrichtung gemäß dem ersten Aspekt, wobei der Potenzialsteuerabschnitt eine Spannungsversorgungsschaltung zum Zuführen einer vorgegebenen Spannung an die Bitleitung und die Plattenleitung basierend auf einem Einschalt-Detektorsignal, das zur Einschaltzeit oder zum Zeitpunkt des Rückkehrens aus dem Ausschaltmodus ausgesendet wurde, umfasst, um hierdurch die Potenziale der Bitleitung und der Plattenleitung einander anzugleichen.

Ein fünfter Aspekt der Erfindung umfasst eine Halbleiterspeichervorrichtung gemäß dem ersten Aspekt, wobei der Potenzialsteuerabschnitt, der durch Kombinieren der Potenzialsteuerabschnitte gemäß den Aspekten 2 bis 4 ausgebildet ist, dazu verwendet wird, die Potenziale der Bitleitung und der Plattenleitung einander anzugleichen.

Ein sechster Aspekt der Erfindung umfasst eine Halbleiterspeichervorrichtung gemäß dem Aspekt 2 oder 3, wobei der Gatespannungs-Versorgungsabschnitt eine Einschalt-Resetschaltung aufweist, um eine vorgegebene Ausgangsspannung mindestens einer Wortleitung, die mit dem Gate des MOS-Transistors verbunden ist, zur Einschaltzeit oder über eine vorgegebene Zeitperiode seit der Rückkehr vom Ausschaltmodus zuzuführen, um den MOS-Transistor zu aktivieren, um hierdurch die Bitleitung und die Elektrode des Speicherkondensators miteinander zu verbinden, und um eine vorgegebene Ausgangsspannung dem Gate des Schalttransistors zuzuführen, um den Schalttransistor zu aktivieren, um hierdurch die Potenziale beider Pole des Speicherkondensators einander anzugleichen.

Ein siebter Aspekte der Erfindung umfasst eine Halbleiterspeichervorrichtung gemäß dem vierten Aspekt, wobei der Gatespannungs-Versorgungsabschnitt eine Einschalt-Resetschaltung ist, um eine vorgegebene Ausgangsspannung mindestens einer Wortleitung, die mit dem Gate des MOS-Transistors verbunden ist, zur Einschaltzeit oder über eine vorgegebene Zeitperiode seit der Rückkehr aus dem Ausschaltmodus zuzuführen, um den MOS-Transistor zu aktivieren, um hierdurch die Bitleitung und die Elektrode des Speicherkondensators miteinander zu verbinden, und um ein Einschalt-Detektionssignal der Spannungsversorgungsschaltung zuzuführen, um eine vorgegebene Spannung der Bitleitung und der Plattenleitung zuzuführen, so dass die Potenziale der beiden Leitungen angeglichen sind.

Ein achter Aspekt der Erfindung umfasst eine Halbleiterspeichervorrichtung gemäß dem Aspekt 6 oder 7, wobei die Einschalt-Resetschaltung eine Verstärkerschaltung aufweist, um die Ausgangsspannung bis zur Leistungsversorgungsspannung oder darüber hinaus zu erhöhen.

Gemäß der Erfindung nach ihrem ersten Aspekt wird zur Einschaltzeit oder zum Zeitpunkt der erneuten Rückkehr aus dem Ausschaltmodus zum optionalen vorgegebenen Potenzial eine vorgegebene Spannung den Gates der MOS-Transistoren, die mit der Wortleitung verbunden sind, mittels des Gatespannungs-Versorgungsabschnitts, um die MOS-Transistoren zu aktivieren, so dass die Bitleitung, die mit der Source oder dem Drain des MOS-Transistors verbunden ist, mit einer Elektrode des Speicherkondensators verbunden wird.

Darüber hinaus weisen, wenn die Potenziale der Bitleitung und der Plattenleitung mittels des Spannungsteuerabschnitts einander angeglichen werden, die Bitleitung, die mit einer Elektrode des Speicherkondensators (über den MOS-Transistor) verbunden ist, und die Plattenleitung, die mit der anderen Elektrode verbunden ist, dasselbe Potenzial auf.

Hierdurch wird zur Einschaltzeit oder zum Zeitpunkt der erneuten Rückkehr aus dem Ausschaltmodus zum optionalen vorgegebenen Potenzial die Polarität des Potenzials des den Speicher haltenden Knotens des Speicherkondensators, die wahrscheinlich geändert werden soll, auf dasselbe Potenzial fixiert, um hierdurch die Umkehr der Polarisationsrichtung des Speicherkondensators zu einer unerwünschten Zeit zu verhindern, weswegen der Ausfall des Speicherzustands verhindert werden kann.

Gemäß der Erfindung nach dem zweiten Aspekt umfasst der Potenzialsteuerabschnitt des ersten Aspektes einen Schalttransistor zum Steuern des Leitens/Nichtleiters von Strom, und durch Zuführen einer vorgegebenen Spannung an das Gate zum Aktivieren des Schalttransistors können die Bitleitung und die Plattenleitung leicht verbunden werden, so dass die Bitleitung und die Plattenleitung auf demselben Potenzial liegen. Somit kann zur Einschaltzeit oder zum Zeitpunkt der erneuten Rückkehr aus dem Ausschaltmodus die Invasion der Polarisationsrichtung des Speicherkondensators zu einem unerwünschten Zeitpunkt verhindern werden, um hierdurch den Ausfall des Speicherzustands mit einer einfachen Vorrichtung zu verhindern.

Gemäß dem dritten Aspekt der Erfindung umfasst der Spannungssteuerabschnitt des ersten Aspektes eine Spannungsversorgungsschaltung zum Zuführen einer vorgegebenen Spannung und einen Schalttransistor zum Zuführen von Spannung von der Spannungsversorgungsschaltung an die Bitleitung und/oder die Plattenleitung, und es wird eine vorgegebene Spannung dem Gate des Schalttransistors zugeführt, um den Schalttransistor zu aktivieren. Somit weisen die Bitleitung und die Plattenleitung dasselbe Potenzial auf, so dass zur Einschaltzeit oder zum Zeitpunkt der erneuten Rückkehr aus dem Ausschaltmodus zur optionalen vorgegebenen Spannung eine Umkehr der Polarisationsrichtung des Speicherkondensators zu einer unerwünschten Zeit verhindert werden kann, um hierdurch den Ausfall des Speicherzustands mit einer einfachen Vorrichtung zu verhindern.

Gemäß dem vierten Aspekt umfasst der Spannungssteuerabschnitt des ersten Aspekts eine Spannungsversorgungsschaltung zum Zuführen einer vorgegebenen Spannung an die Bitleitung und die Plattenleitung, um das Potenzial der beiden Leitungen einander anzugleichen, und zwar basierend auf einem Einschalt-Detektionssignal, das zur Einschaltzeit oder zum Zeitpunkt der Rückkehr aus dem Ausschaltmodus ausgesendet wird, um hierdurch die Umkehr des Polarisationszustandes des Speicherkondensators zu einem unerwünschten Zeitpunkt zu verhindern, zur Einschaltzeit oder zum Zeitpunkt der erneuten Rückkehr aus dem Ausschaltmodus zur optionalen vorgegebenen Spannung, und somit kann der Ausfall des Speicherzustands mit einer einfachen Vorrichtung verhindert werden.

Gemäß der Erfindung nach dem fünften Aspekt können durch Verwendung der Potenzialsteuerabschnitte, die in Kombination in den Aspekten 2 bis 4 definiert sind, die Bitleitung und die Plattenleitung für allgemeine Zwecke auf dasselbe Potenzial gesetzt werden.

Gemäß der Erfindung nach dem sechsten Aspekt wird eine vorgegebene Ausgangsspannung mindestens einer Wortleitung, die mit dem Gate des MOS-Transistors verbunden ist, zur Einschaltzeit oder über eine vorgegebene Zeitperiode seit der Rückkehr aus dem Ausschaltmodus zugeführt, um den MOS-Transistor zu aktivieren, um hierdurch die Bitleitung und die Elektrode des Speicherkondensators zu verbinden, und somit kann der MOS-Transistor durch eine einfache Vorrichtung unter Verwendung der bestehenden Wortleitung aktiviert werden.

Darüber hinaus können der MOS-Transistor und der Schalttransistor synchron aktiviert werden, um die Vorrichtung effizienter und steuerbarer zu machen. Somit kann die Umkehr der Polarisationsrichtung des Speicherkondensators zu einem unerwünschten Zeitpunkt mit hoher Präzision zur Einschaltzeit oder zum Zeitpunkt der erneuten Rückkehr aus dem Ausschaltmodus zur optionalen vorgegebenen Spannung verhindert werden, um hierdurch den Ausfall des Speicherzustands zu verhindern.

Gemäß dem siebten Aspekt der Erfindung wird eine vorgegebene Ausgangsspannung mindestens einer Wortleitung, die mit dem Gate des MOS-Transistors verbunden ist, zur Einschaltzeit oder über eine vorgegebene Zeitperiode seit der Rückkehr aus dem Ausschaltmodus hindurch zugeführt, um den MOS-Transistor zu aktivieren, um hierdurch die Bitleitung und die Elektrode des Speicherkondensators zu verbinden, und somit kann der MOS-Transistor durch eine einfache Vorrichtung unter Verwendung der bestehenden Wortleitung aktiviert werden.

Darüber hinaus wird es leicht gemacht, die Zufuhr von Spannung an die Gates des MOS-Transistors und die Zufuhr des Einschalt-Detektionssignals zur Spannungsversorgungsschaltung synchron zu steuern, um hierdurch die Vorrichtung effizienter und steuerbarer zu machen. Somit kann die Umkehr der Polarisationsrichtung des Speicherkondensators zu einem unerwünschten Zeitpunkt mit hoher Präzision verhindert werden, zur Einschaltzeit oder zum Zeitpunkt der erneuten Rückkehr aus dem Ausschaltmodus zur optionalen vorgegebenen Spannung, um hierdurch den Ausfall des Speicherzustandes zu verhindern.

Gemäß der Erfindung nach dem achten Aspekt wird es durch Bereitstellen der Verstärkerschaltung in der Einschalt-Resetschaltung ermöglicht, den MOS-Transistor und/oder den Schalttransistor oder die Spannungsversorgungsschaltung zuverlässig zu steuern. Somit können beide Elektroden des Speicherkondensators zuverlässig auf dasselbe Potenzial gesetzt werden und zwar zur Einschaltzeit oder zum Zeitpunkt der erneuten Rückkehr aus dem Ausschaltmodus zur optionalen vorgegebenen Spannung, um hierdurch den Speicherinhalt des Speicherkondensators zu schützen.

Kurze Beschreibung der Zeichnungen

1 ist ein Schaubild, das eine typische Speicherzellenarraykonstruktion einer nichtflüchtigen Halbleiterspeichervorrichtung zeigt.

2A ist ein Schaubild, welches ein Beispiel der Tätigkeit des Beschreibens eines ferroelektrischen Kondensators zeigt und

2B ist ein Schaubild, welches ein Beispiel eines Auslesevorgangs aus dem ferroelektrischen Kondensator zeigt.

3A zeigt eine Hysterese des ferroelektrischen Kondensators C1 der 2A und 2B,

3B zeigt einen Fall, gemäß dem die Hysterese klein wird, und

3C zeigt einen Fall des irrtümlichen Beschreibens.

4A zeigt eine Hysterese des ferroelektrischen Kondensators C2 der 2A und 2B,

4B zeigt einen Fall, gemäß dem die Hysterese klein wird, und

4C zeigt einen Fall des irrtümlichen Beschreibens.

5 ist eine Aufrissansicht einer herkömmlichen Halbleiterspeichervorrichtung.

6 ist eine Aufrissansicht einer Halbleiterspeichervorrichtung gemäß einer Ausführungsform der Erfindung.

7 ist ein Blockschaltbild, welches einen stromaufwärts gelegenen Abschnitt der Halbleiterspeichervorrichtung gemäß einer Ausführungsform der Erfindung zeigt.

8 ist ein Blockschaltbild, welches einen Teil des stromabwärts gelegenen Abschnitts der Halbleiterspeichervorrichtung gemäß einer Ausführungsform der Erfindung zeigt.

9 ist ein Zeitdiagramm der Leistungsversorgungsspannung, der zugeführten vorgegebenen Spannung, der Ausgangsspannung einer Einschalt-Resetschaltung und einer Wortleitungsspannung der Halbleiterspeichervorrichtung gemäß einer Ausführungsform der Erfindung zur Einschaltzeit.

10 ist ein Blockschaltbild, welches einen Teil des stromabwärts gelegenen Abschnitts der Halbleiterspeichervorrichtung gemäß einer anderen Ausführungsform der Erfindung zeigt.

11 ist ein Blockschaltbild, das einen Teil des stromabwärts gelegenen Abschnitts der Halbleiterspeichervorrichtung gemäß der anderen Ausführungsform der Erfindung zeigt.

12 ist ein Blockschaltbild, das einen Teil des stromabwärts gelegenen Abschnitts der Halbleiterspeichervorrichtung gemäß der anderen Ausführungsform der Erfindung zeigt.

13 ist ein Blockschaltbild, das einen Teil des stromabwärts gelegenen Abschnitts der Halbleiterspeichervorrichtung gemäß der anderen Ausführungsform der Erfindung zeigt.

14 ist ein Blockschaltbild, das einen Teil des stromabwärts gelegenen Abschnitts der Halbleiterspeichervorrichtung gemäß einer anderen Ausführungsform der Erfindung zeigt.

15 ist ein Blockschaltbild, das einen Teil des stromabwärts gelegenen Abschnitts der Halbleiterspeichervorrichtung gemäß einer anderen Ausführungsform der Erfindung zeigt.

16 ist ein Blockschaltbild, das einen Teil des stromabwärts gelegenen Abschnitts der Halbleiterspeichervorrichtung gemäß dem anderen Aspekt der Erfindung zeigt.

17 ist ein Blockschaltbild, das einen Teil des stromabwärts gelegenen Abschnitts der Halbleiterspeichervorrichtung gemäß der anderen Ausführungsform der Erfindung zeigt.

18 ist ein Blockschaltbild, das einen Teil des stromabwärts gelegenen Abschnitts der Halbleiterspeichervorrichtung gemäß der anderen Ausführungsform der Erfindung zeigt.

19 ist ein Blockschaltbild, das einen Teil des stromabwärts gelegenen Abschnitts der Halbleiterspeichervorrichtung gemäß der anderen Ausführungsform der Erfindung zeigt.

20 ist ein Blockschaltbild, das einen Teil des stromabwärts gelegenen Abschnitts der Halbleiterspeichervorrichtung gemäß der anderen Ausführungsform der Erfindung zeigt.

21 ist ein Blockschaltbild, das einen Teil des stromabwärts gelegenen Abschnitts der Halbleiterspeichervorrichtung gemäß der anderen Ausführungsform der Erfindung zeigt.

22 ist ein Blockschaltbild, das einen Teil des stromabwärts gelegenen Abschnitts der Halbleiterspeichervorrichtung gemäß der anderen Ausführungsform der Erfindung zeigt.

23 ist ein Blockschaltbild, das einen Teil des stromabwärts gelegenen Abschnitts der Halbleiterspeichervorrichtung gemäß der anderen Ausführungsform der Erfindung zeigt.

24 ist ein Blockschaltbild, das einen Teil des stromabwärts gelegenen Abschnitts der Halbleiterspeichervorrichtung gemäß der anderen Ausführungsform der Erfindung zeigt.

25 ist ein Blockschaltbild, das einen Teil des stromabwärts gelegenen Abschnitts der Halbleiterspeichervorrichtung gemäß der anderen Ausführungsform der Erfindung zeigt.

26 ist ein Blockschaltbild, das einen Teil des stromabwärts gelegenen Abschnitts der Halbleiterspeichervorrichtung gemäß der anderen Ausführungsform der Erfindung zeigt.

Beschreibung der bevorzugten Ausführungsformen

Das folgende ist eine detaillierte Beschreibung von Ausführungsformen der Erfindung mit Bezug auf die beigefügten Zeichnungen. Teile, welche ähnlich denjenigen der vorstehend beschriebenen Konstruktion sind, sind die gleichen Bezugszeichen zugeordnet, und ihre Beschreibung wird ausgelassen.

Eine Halbleiterspeichervorrichtung gemäß der in 6 gezeigten Ausführungsform weist aus Gründen der Einfachheit der Erläuterung eine ähnliche Konstruktion wie die in 1 gezeigte Halbleiterspeichervorrichtung auf, wobei eine Anzahl an Bitleitungen BL und eine Anzahl an Wortleitungen WL, die in einer solchen Richtung angeordnet sind, dass sie die Bitleitungen BL kreuzen, auf einem Substrat angeordnet sind, und eine Anzahl an Speicherzellen M in einer Matrix an einem Punkt entsprechend jedem Knoten der Bitleitung BL und der Wortleitungen WL angeordnet sind. Jede Speicherzelle M ist mit mindestens einem Transistor Q (beispielsweise einem MOS-Transistor) und mindestens einem ferroelektrischen Kondensator C versehen, der einen ferroelektrischen Film als Isolationsfilm aufweist, so dass die Speicherzellen M eine nichtflüchtige Halbleiterspeichervorrichtung zum Speichern der Information in Abhängigkeit von der Polarisationsrichtung des ferroelektrischen Films bilden.

Dann sind die Gates der MOS-Transistoren Q derselben Spalte mit derselben Wortleitung WL verbunden, und entweder die Source oder der Drain der MOS-Transistoren Q derselben Reihe ist mit derselben Bitleitung BL verbunden, und das andere Element (Drain oder Source) derselben ist mit einer Elektrode des ferroelektrischen Kondensators C verbunden, und die andere Elektrode des ferroelektrischen Kondensators C ist mit der Plattenleitung PL verbunden, so dass eine Anzahl an ferroelektrischen Kondensatoren C in der Plattenleitung PL ausgewählt sind.

Die Halbleiterspeichervorrichtung gemäß dieser Ausführungsform weist eine Einschalt-Resetschaltung 5 (7) auf, die später beschrieben wird, um eine vorgegebene Spannung auszugeben, bis das vorgegebene Potenzial stabil wird, wenn das vorgegebene Potenzial der Bitleitung BL oder der Plattenleitung PL zugeführt wird, und zwar zur Einschaltzeit oder zum Zeitpunkt der Rückkehr aus dem Ausschaltmodus, zusätzlich zur herkömmlichen Halbleiterspeichervorrichtung, die in 1 gezeigt ist. Basierend auf einem Signal PON (7) aus der Einschalt-Resetschaltung 5, wird eine Spannung des Niveaus „H" mindestens einer aus der Anzahl der Wortleitung WL, die in 6 gezeigt sind, zugeführt, so dass der MOS-Transistor Q eingeschaltet wird (leitend wird), um hierdurch die Bitleitung BL, die mit dem MOS-Transistor verbunden ist, und den ferroelektrischen Kondensator C zu verbinden.

Im Übrigen steht der Ausschaltmodus für einen Operationsmodus gemäß dem, nach dem Einschalten, die Plattenleitung PL oder die Bitleitung BL, welcher die vorgegebene Spannung zugeführt wird, auf ein optionales vorgegebenes Potenzial zum Verringern des elektrischen Stromverbrauchs gesetzt wird, und zwar unabhängig davon, ob sie in Betrieb ist oder in einem Standby-Modus.

Darüber hinaus ist ein Schalttransistor ST zum elektrischen Verbinden der Bitleitung BL und der Plattenleitung PL entsprechend den Speicherzellen M in derselben Reihe durch Anlegen eines vorgegebenen Potenzials an das Gate basierend auf dem Signal PON aus der Einschalt-Resetschaltung 5 für jede Bitleitung BL und jede Plattenleitung PL entsprechend den Speicherzellen M in jeder Reihe vorhanden.

Der Schalttransistor ST ist nicht auf die vorstehend beschriebene Anordnung beschränkt und die Konstruktionen können so sein, dass alle Bitleitungen BL und Plattenleitungen PL elektrisch mittels eines Schalttransistors ST miteinander verbunden werden können.

Mit der vorstehenden Konstruktion werden, wenn das vorgegebene Potenzial der Bitleitung BL oder der Plattenleitung PL zur Einschaltzeit oder zum Zeitpunkt der Rückkehr aus dem Ausschaltmodus zugeführt wird, die Bitleitung BL und eine Elektrode des ferroelektrischen Kondensators C miteinander verbunden, bis das vorgegebene Potenzial stabil wird. Zusätzlich werden die Potenziale der Bitleitung BL und der Plattenleitung PL der Halbleiterspeichervorrichtung einander angeglichen. Somit wird das elektrische Feld, das an den ferroelektrischen Kondensator C angelegt wird, nicht verändert, um hierdurch das Auftreten der Polarisationsumkehr zu verhindern, wodurch eine irrtümliche Beschreibung verhindert wird. Dies wird nun detaillierter beschrieben.

7 ist ein Schaltungsschaubild, das die Konstruktion der Einschalt-Resetschaltung 5, welche eine vorgegebene Spannung ausgibt, bis das vorgegebene Potenzial stabil wird, wenn das vorgegebene Potenzial der Bitleitung BL oder der Plattenleitung PL zur Einschaltzeit oder zum Zeitpunkt der Rückkehr aus dem Ausschaltmodus zugeführt wird, sowie eine Wortzeilen-Antriebsschaltung A, welche eine Spannung des Niveaus „H" an mindestens eine der Anzahl an Wortleitungen WL in Abhängigkeit vom Signal PON synchron zum Ausgang aus der Einschalt-Resetschaltung 5 anlegt, zeigt.

Die Wortleitungs-Antriebschaltung A von 7 ist mit einem Reihendecoder 1, einem Inverter 2, einer Niveau-Verschiebungsschaltung 3 und einem Paar Transistoren 4, die in Serie geschaltet sind, versehen. Der Ausgang der Niveauverschiebungsschaltung 3 ist jeweils mit Gateanschlüssen eines Paars aus N-Kanaltransistor QN4 und P-Kanaltransistor QP4, welche das Transistorpaar 4 bilden, verbunden.

Der Sourceanschluss des P-Kanaltransistors QP4 ist mit der Versorgungsspannung Vpp verbunden, der Sourceanschluss des N-Kanaltransistors QN4 ist mit der Ausgangsseite eines Transistorspaars 6, das später beschrieben wird, verbunden, und der Ausgangsanschluss (Drainanschluss) des Transistorpaars 4 ist mit der Wortleitung WL verbunden.

Die Einschalt-Resetschaltung 5 ist eine Signalausgangschaltung zum Ausgeben eines vorgegebenen Ausgangsspannungssignals (nachstehend wird dieser Knoten auch als „POM" bezeichnet), bis die Bitleitung BL oder die Plattenleitung PL ein stabiles vorgegebenes Potenzial aufweisen, und zwar zur Einschaltzeit der Vorrichtung oder zum Zeitpunkt des Rückkehrs aus dem Ausschaltmodus, wie vorstehend beschrieben. Der Ausgangsanschluss der Einschalt-Resetschaltung 5 ist jeweils mit Gateanschlüssen eines Paares aus N-Kanaltransistor QN6 und P-Kanaltransistor QP6, welche das Transistorpaar 6 bilden, jeweils über den Inverter 2 verbunden.

Der Sourceanschluss des P-Kanaltransistors QP6 ist mit der Versorgungsspannung Vcc verbunden, der Sourceanschluss des N-Kanaltransistors QN6 ist geerdet, und der Ausgangsanschluss (Drainanschluss) des Transistorpaares 6 ist mit dem Sourceanschluss des N-Kanaltransistors QN4 verbunden.

Darüber hinaus ist der Ausgangsanschluss der Einschalt-Resetschaltung 5 mit einer Niveau-Verschiebungsschaltung 7 über zwei Inverter 2 verbunden, und der Ausgangsanschluss der Niveau-Verschiebungsschaltung 7 ist mit einem Gate des Schalttransistors ST, welcher später beschrieben wird, verbunden.

Deshalb wird das Ausgangssignal PON der Einschalt-Resetschaltung durch die zwei Inverter 2 zeitlich eingestellt, dann zu einem vorgegebenen Potenzialsignal derselben Phase wie das PON-Signal (nachstehend ist dieser Knoten mit „PON1" bezeichnet) über die Niveau-Verschiebungsschaltung 7 mit Spannung Vpp geändert und als ein Eingangssignal für den Schalttransistor ST (6), welcher die Bitleitung BL und Plattenleitung PL auf dasselbe Potenzial verschiebt, zur Einschaltzeit verwendet. In dieser Ausführungsform werden zwei Inverter verwendet, wobei die Erfindung jedoch nicht darauf beschränkt ist. Es ist möglich, einen Inverter nicht zu benutzen.

Darüber hinaus kann durch Verbinden einer Verstärkungsschaltung 8 mit Niveau-Verschiebungsschaltung 7 der Schalttransistor ST zuverlässig eingeschaltet werden, und, obwohl es nicht gezeigt nicht, wird auch die an die Wortleitung WL angelegte Spannung durch die Verstärkungsschaltung verstärkt. Somit wird der Speicherzelle M über die Wortleitung WL ein Verstärkungspotenzial zugeführt, wodurch es ermöglicht wird, die Speicherzelle M zuverlässig einzuschalten.

Darüber hinaus weist die Einschalt-Resetschaltung 5 eine Detektierungsschaltung auf, welche ein Signal „H" ausgibt, bis das vorgegebene Potenzial, das der Bitleitung BL oder Plattenleitung PL zugeführt wird, stabil wird, und zwar zur Einschaltzeit oder zum Zeitpunkt der Rückkehr aus dem Ausschaltmodus, was den Speicherinhalt des ferroelektrischen Kondensators C entgegengesetzt beeinflusst, und nachdem das vorgegebene Potenzial stabil wurde, gibt diese Schaltung ein „L"-Signal aus.

Als nächstes wird eine Beschreibung eines Betriebs des Speicherarrays basierend auf dem vorstehend beschriebenen Signals PON1 mit Bezug auf einen Teil der Speicherzelle M, wie in 8 gezeigt, aus Gründen der Deutlichkeit beschrieben.

Zunächst wird zur Einschaltzeit oder zum Zeitpunkt der Rückkehr aus dem Ausschaltmodus, wie in 7 gezeigt, das Signal „H" aus der Einschalt-Resetschaltung 5 ausgegeben, und der P-Kanaltransistor QP6 wird über den Inverter 2 durch das Signal „L" eingeschaltet.

Andererseits wird das Signal „L" des Reihendekoders 1 über den Inverter 2 in ein Signal „H" umgewandelt, wodurch der N-Kanaltransistor QN4 eingeschaltet wird. Somit wird die Versorgungsspannung Vcc mit der Wortleitung WL über den vorstehend beschriebenen P-Kanaltransistor QP6 und den N-Kanaltransistor QN4 verbunden.

Wie in 8 gezeigt ist, wird die Wortleitung WL mit dem Gateanschluss des MOS-Transistors Q, welcher die Speicherzelle M bildet, verbunden. Wie vorstehend beschrieben, wird entweder die Source oder der Drain des MOS-Transistors Q mit der Bitleitung BL verbunden, und das andere der Elemente wird mit dem ferroelektrischen Kondensator C verbunden. Wenn eine zusätzliche Versorgung Vcc (7) über die Wortleitung WL an den Gateanschluss angelegt wird, wird der MOS-Transistor Q eingeschaltet, um hierdurch die Bitleitung BL und den ferroelektrischen Kondensator C miteinander zu verbinden.

Wie in 8 gezeigt ist, werden die Bitleitung BL und die Plattenleitung PL, die mit der Speicherzelle M verbunden sind, mit der Source und dem Drain des Schalttransistors ST verbunden, sodass dessen Ein/Ausschalten in Abhängigkeit vom Vorhandensein oder dem Fehlen der PON1-Signalspannung, die an den Gateanschluss angelegt wird, gesteuert wird. Wenn die Bitleitung BL und die Plattenleitung PL elektrisch verbunden werden, werden beide Leitungen BL und PL auf das Potenzial aufgeladen, dass von einer Vorgabespannungs-Versorgungsschaltung VS an die Plattenleitung PL geliefert wird.

Im Übrigen unterscheidet sich die Signalspannung PON1 von 8 von derjenigen von 7 darin, dass sie synchronisiert wird, ohne durch die Niveau-Verschiebungsschaltung 4 gegangen zu sein, und eine alternative Schaltung, die nicht das Spannungsniveau verändert, wird verwendet.

Das Folgende ist eine Beschreibung der Wirkung der Halbleiterspeichervorrichtung mit der vorstehend beschriebenen Konstruktion.

Zunächst wird zur Einschaltzeit oder zum Zeitpunkt der Rückkehr aus dem Ausschaltmodus, ein Signal „H" aus der Einschalt-Resetschaltung 5 ausgegeben, wie in 7 gezeigt, bis das vorgegebene Potenzial, das der Bitleitung BL oder der Plattenleitung PL zugeführt wird, stabil wird, und der P-Kanaltransistor QP6 wird durch ein Signal „L" über den Inverter 2 eingeschaltet, um hierdurch die zusätzliche Versorgungsspannung Vcc dem Transistorpaar zuzuführen.

Andererseits wird durch Umwandeln eines „L"-Signals des Reihendekoders 1 in ein „H"-Signal mittels des Inverters 2 der N-Kanaltransistor QN4 eingeschaltet, wodurch die Versorgungsspannung Vcc mit der Wortleitung WL über den vorstehend beschriebenen P-Kanaltransistor QP6 und den N-Kanaltransistor QN4 verbunden wird.

Dann wird die zusätzliche Versorgungsspannung Vcc an den Gateanschluss des MOS-Transistors Q, wie beispielsweise in 8 gezeigt, über die Wortleitung WL angelegt, und somit ist der MOS-Transistor Q eingeschaltet, um hierdurch die Bitleitung BL und den ferroelektrischen Kondensator C miteinander zu verbinden.

Darüber hinaus wird die Signalspannung PON1 aus der Einschalt-Resetschaltung 5 an das Gate des Schalttransistors ST angelegt, um den Schalttransistor leitend zu machen, und ein Kurzschluss tritt zwischen der Bitleitung BL und der Plattenleitung PL auf. Somit werden beide Leitungen BL und PL auf das Potenzial aufgeladen, das von der Spannungsversorgungsschaltung VS der Plattenleitung PL zugeführt wird.

Hierdurch können beide Pole des ferroelektrischen Kondensators C zum Speichern der Information auf demselben Potenzial gehalten werden.

Nachdem das vorgegebene Potential, das der Bitleitung BL oder der Plattenleitung PL zugeführt wird, stabil wird, wird ein „L"-Signal als PON-Signal aus der Einschalt-Resetschaltung 5 ausgegeben, die Wortleitung WL wird dem Reihendekoder 1 verbunden und der Schalttransistor ST wird ausgeschaltet, wodurch ein normales Beschreiben, Auslesen und dergleichen ermöglicht werden.

9 zeigt ein Zeitdiagramm der Versorgungsspannung Vcc, der vorgegebenen Versorgungsspannung, der PON-Signalspannung und der Spannung der Wortleitung WL in einer Reihenfolge von oben nach unten in der Zeichnung. Die Zeit A auf der Zeitachse des Flussdiagrammes von 9 zeigt den Zeitpunkt zu Beginn des Einschaltens, die Zeit B zeigt den Zeitpunkt an, wenn die Leistungsversorgungsspannung und die zugeführte vorgegebene Spannung ausreichend stabil sind, und bis zum Zeitpunkt B wird das oben beschriebene PON-Signal ausgegeben, und die Wortleitung liegt auf „H". Darüber hinaus ist die Zeit C der Zeitpunkt, zu dem der Ausschaltmodus gestartet wird, und die Zeit D ist der Zeitpunkt, zu dem die zugeführte vorgegebene Spannung entladen wird, um zum Erdpotential zu werden. Die Zeit E ist der Zeitpunkt der Rückkehr aus dem Ausschaltmodus zum Betriebsmodus, und die Zeit F ist der Zeitpunkt, zu dem die Versorgungsspannung und die zugeführte vorgegebene Spannung ausreichend stabil sind, und bis zur Zeit F wird das vorstehend beschriebene PON-Signal ausgegeben, und die Wortleitung liegt auf „H".

Gemäß der vorstehend beschriebenen Ausführungsform wird zur Einschaltzeit oder zum Zeitpunkt der Rückkehr aus dem Ausschaltmodus eine Spannung des Niveaus „H" an mindestens eine der Anzahl an Wortleitungen angelegt, um hierdurch die Bitleitung und eine Elektrode des ferroelektrischen Kondensators C zu verbinden, und auch wenn das vorgegebene Potenzial der Bitleitung BL und der Plattenleitung PL und dergleichen zugeführt wird, werden die Bitleitung BL und die Plattenleitung PL über den Schalttransistor ST miteinander verbunden, wodurch die Bitleitung BL und die Plattenleitung PL dasselbe Potenzial erlangen. Somit sind beide Pole, welche das Potenzial des den Speicher enthaltenden Knotens des ferroelektrischen Kondensators C aufweisen, das wahrscheinlich verändert wird, über die vorstehend beschriebene Zeitperiode auf dasselbe Potenzial fixiert. Hierdurch kann eine Umkehr der Polarisationsrichtung des ferroelektrischen Films, der in dem ferroelektrischen Kondensator C enthalten ist, zu einem unerwünschten Zeitpunkt verhindert werden, und somit kann der Ausfall der nichtflüchtigen Daten, die als Polarisationsrichtung gespeichert sind, unterdrückt werden.

In der vorstehend beschriebenen Ausführungsform wurde ein bevorzugtes Beispiel der Erfindung beschrieben, aber natürlich ist die Erfindung nicht darauf beschränkt.

Beispielsweise ist, wie in den 10 bis 25 zu erkennen ist, eine Änderung der Art, des Anbringungsortes und der Anzahl an Schalttransistoren ST innerhalb des Rahmens einer Designänderung, die vom Fachmann ausgeführt werden kann. Beispielsweise gibt es den Fall, gemäß dem die Bitleitung BL mit der Vorgabespannung-Versorgungsschaltung VS verbunden ist, oder es kann ein PMOS des Typs SP2 anstelle des NMOS Typs als Schalttransistor verwendet werden.

Darüber hinaus sind in der vorstehenden Ausführungsform die Schalttransistoren ST, ST2 zwischen der Bitleitung BL und der Plattenleitung PL vorhanden, wobei jedoch die Schalttransistoren ST, ST2 der elektrischen Verbindung der Bitleitung BL und der Plattenleitung PL dienen, und deshalb können die Schalttransistoren ST, ST2 in Reihenschaltung zwischen der Bitleitung BL und der Plattenleitung PL eingeschoben werden, und die Bitleitung BL und die Plattenleitung PL mit der Vorgabespannung-Versorgungsschaltung VS (siehe 11, 12, 17, 18, 19, 20 und 25) zu verbinden. Darüber hinaus können durch Kombinieren der vorstehend beschriebenen Schaltungen mindestens zwei Schalttransistoren zwischen der Bitleitung BL und der Plattenleitung PL (siehe 17 bis 25) vorhanden sein.

Darüber hinaus wurde in der vorstehenden Ausführung der Fall beschrieben, dass die Bitleitung BL und die Plattenleitung PL direkt durch Steuerung des Einschaltens/Ausschaltens des Schalttransistors verbunden werden, und der Fall, gemäß dem dieselbe Spannung an die Bitleitung BL und die Plattenleitung PL aus der Vorgabespannungs-Versorgungsschaltung zugeführt wird, wobei es jedoch möglich ist, die Bitleitung BL und die Plattenleitung PL auf dasselbe Potenzial zu setzen, ohne den Schalttransistor zu verwenden. Beispielsweise wird, wie in 26 gezeigt, durch Eingeben eines Einschalt-Detektionssignals (beispielsweise ein vorgegebenes Spannungssignal (PON)) in die Vorgabespannungs-Versorungsschaltung VS zur Einschaltzeit oder zum Zeitpunkt der Rückkehr aus dem Ausschaltmodus in die Spannungsversorgungsschaltung VS aktiviert (beispielsweise ist der normale Ausgang in einem Zustand hoher Impedanz oder dergleichen), um hierdurch die gleiche Spannung der Bitleitung und der Plattenleitung über einen vorgegebenen Zeitraum zuzuführen, und somit kann derselbe Effekt wie bei der vorstehend beschriebenen Ausführungsform erhalten werden. Des Weiteren ist in 26 eine gemeinsame Spannungsversorgungsschaltung VS gezeigt, wobei jedoch die Spannungsversorgungsschaltung VS separat für die Bitleitung und die Plattenleitung vorhanden sein kann.

Darüber hinaus wurde in der obigen Beschreibung für die Vorrichtung, welche die Bitleitung und Plattenleitung auf dasselbe Potenzial setzt, der Fall angeführt, dass die Bitleitung und die Plattenleitung direkt verbunden sind (kurzgeschaltet), und zwar über den Schalttransistor, der Fall, gemäß dem dasselbe Potenzial an beide Leitungen aus der Vorgabespannung-Versorgungsschaltung VS über den Schalttransistor zugeführt wird, und der Fall, gemäß das Potenzial an beide Leitungen direkt aus der Vorgabespannung-Versorgungsschaltung VS (nicht durch den Schalttransistor) zugeführt wird. Unter Berücksichtigung verschiedener Bedingungen des Beschreibens und dergleichen und aus Gründen der Eignung die Bitleitung und die Plattenleitung unter Verwendung dieser Vorrichtungen in Kombination auf dasselbe Potenzial gesetzt werden. Gemäß einer solchen Vorrichtung kann eine für allgemeine Zwecke verwendbare Vorrichtung erhalten werden.

Wie vorstehend beschrieben, werden erfindungsgemäß die Bitleitung und eine Elektrode des Speicherkondensators durch Anlegen einer Spannung des Niveaus „H" an mindestens eine aus der Anzahl an Wortleitungen verbunden, und zwar zur Einschaltzeit oder zum Zeitpunkt der Rückkehr aus dem Ausschaltmodus, gleichzeitig werden die Bitleitung und Plattenleitung mit dem vorgegebenen Potenzial verbunden oder mit diesem versorgt. Somit werden beide Pole des Potenzials des den Speicher enthaltenden Knotens des Speicherkondensators, das wahrscheinlich verändert wird, auf dasselbe Potenzial fixiert. Hierdurch kann eine Umkehr der Polarisationsrichtung des ferroelektrischen Films, der in dem Speicherkondensator vorhanden ist, zu einer unerwünschten Zeit verhindert werden, und somit kann der Ausfall der nicht flüchtigen Daten, die als Polarisationsrichtung gespeichert sind, unterdrückt werden.

Darüber hinaus können als der Potenzialsteuerabschnitt zum Steuern des Potenzials der Bitleitung und der Plattenleitung, die Bitleitung und die Plattenleitung direkt miteinander verbunden sein, oder ein Schalttransistor zum Zuführen von Spannung aus der Spannungsversorgungsschaltung an beide Leitungen kann verwendet werden, oder es kann eine Spannungsversorgungsschaltung zum direkten Zuführen von Spannung über eine vorgegebene Zeitperiode hinweg verwendet werden, oder es kann eine einfache Vorrichtung durch Kombinieren dieser Elemente erhalten werden, und somit kann der Ausfall von Daten im Speicherkondensator mit einer einfachen Vorrichtung verhindert werden.

Darüber hinaus können durch Verwenden einer Einschalt-Resetschaltung als Gatespannungs-Versorgungsabschnitt der Zeitpunkt, zu dem der MOS-Transistor aktiviert wird, und der Zeitpunkt, zu dem der Potenzialsteuerabschnitt angesteuert wird, um die Bitleitung und Plattenleitung auf dasselbe Potenzial zu setzen, leicht kontrolliert werden, und somit kann ein Ausfall von Daten im Speicherkondensator mit einer einfachen Vorrichtung verhindert werden.

Darüber hinaus können durch Vorsehen einer Verstärkungsschaltung in der Einschalt-Resetschaltung der Gatespannungs-Versorgungsabschnitt und der Potenzialsteuerabschnitt zuverlässig betrieben werden, und somit kann ein Ausfall von Daten im Speicherkondensator zuverlässig verhindert werden.


Anspruch[de]
Halbleiterspeichervorrichtung, aufweisend eine Matrixanordnung (30) von Speicherzellen (M), von denen jede einen ferroelektrischen Speicherkondensator (C) und einen MOS-Transistor (Q) aufweist, wobei:

Gates der MOS-Transistoren derselben Spalte mit derselben Wortleitung aus einem Satz an Wortleitungen (WL) verbunden sind;

die Source oder der Drain der MOS-Transistoren in derselben Zeile mit derselben Bitleitung aus einem Satz an Bitleitungen (BL) verbunden ist und das andere der beiden Elemente (Drain oder Source) mit einer Elektrode des Speicherkondensators verbunden ist;

die andere Elektrode des Speicherkondensators mit einer Plattenleitung (PL) verbunden ist; und

eine Anzahl an Speicherkondensatoren in der Plattenleitung in Spaltenrichtung oder in Reihenrichtung ausgewählt sind;

dadurch gekennzeichnet, dass die Halbleiterspeichervorrichtung folgendes umfasst:

einen Gatespannungs-Versorgungsabschnitt (4, 5, 6), welcher eine vorgegebene Spannung (Vcc) den Gates der MOS-Transistoren, welche mit der Wortleitung verbunden sind, zum Zeitpunkt des Einschaltens oder zum Zeitpunkt der Rückkehr aus dem Ausschaltmodus zuführt, um die MOS-Transistoren zu aktivieren und um die Bitleitung und eine Elektrode des Speicherkondensators zu verbinden, so dass die Bitleitung die Elektrode des Speicherkondensators durch den MOS-Transistor dasselbe Potenzial aufweisen; und

einen Potenzialsteuerabschnitt (ST; ST, VS; ST2, VS; ST, ST2, VS), welcher das Potenzial der Bitleitung und der Plattenleitung angleicht, so dass beide Pole des Speicherkondensators auf demselben Potenzial liegen.
Halbleiterspeichervorrichtung nach Anspruch 1, wobei der Potenzialsteuerabschnitt einen Schalttransistor (ST) zum Steuern des Leitens/Nichtleitens von Strom aufweist und wobei durch Zuführen einer vorgegebenen Spannung zum Gate des Schalttransistors zum Aktivieren des Schalttransistors die Bitleitung und die Plattenleitung so verbunden sind, dass die Bitleitung und die Plattenleitung auf demselben Potenzial liegen. Halbleiterspeichervorrichtung nach Anspruch 1, wobei der Potenzialsteuerabschnitt folgendes umfasst:

eine Spannungsversorgungsschaltung (VS) zum Zuführen einer vorgegebenen Spannung und

einen Schalttransistor (ST; ST2; ST, ST2) zum Zuführen von Spannung von der Spannungsversorgungsschaltung an die Bitleitung und/oder die Plattenleitung; und wobei

durch Zuführen einer vorgegebenen Spannung an das Gate des Schalttransistors zum Aktivieren des Schalttransistors die Bitleitung und die Plattenleitung auf demselben Potenzial liegen.
Halbleiterspeichervorrichtung nach Anspruch 1, wobei der Potenzialsteuerabschnitt eine Spannungsversorgungsschaltung (VS) zum Zuführen einer vorgegebenen Spannung an die Bitleitung und die Plattenleitung basierend auf einem Einschalt-Detektionssignal, das zum Zeitpunkt des Einschaltens oder zum Zeitpunkt des Rückkehrens aus dem Ausschaltmodus ausgesendet wurde, umfasst, um hierdurch die Potenziale der Bitleitung und der Plattenleitung einander anzugleichen. Halbleiterspeichervorrichtung nach Anspruch 1, wobei der Potenzialsteuerabschnitt, der durch Kombinieren der Potenzialsteuerabschnitte gemäß den Ansprüchen 2 bis 4 ausgebildet ist, dazu verwendet wird, die Potenziale der Bitleitung und der Plattenleitung einander anzugleichen. Halbleiterspeichervorrichtung nach Anspruch 2 oder 3, wobei der Gatespannungs-Versorgungsabschnitt eine Einschalt-Resetschaltung (4, 5, 6, 7, 8) aufweist, um eine vorgegebene Ausgangsspannung (Vcc) der mindestens einer Wortleitung (WL), die mit dem Gate des MOS-Transistors verbunden ist, zum Zeitpunkt des Einschaltens oder über eine vorgegebene Zeitperiode seit der Rückkehr vom Ausschaltmodus zuzuführen, um den MOS-Transistor zu aktivieren, um hierdurch die Bitleitung und die Elektrode des Speicherkondensators miteinander zu verbinden, und

um eine vorgegebene Ausgangsspannung (PON1) dem Gate des Schalttransistors (ST) zuzuführen, um den Schalttransistor zu aktivieren, um hierdurch die Potenziale beider Pole des Speicherkondensators einander anzugleichen.
Halbleiterspeichervorrichtung nach Anspruch 4, wobei der Gatespannungs-Versorgungsabschnitt eine Einschalt-Resetschaltung (4, 5, 6, 7, 8) aufweist, um eine vorgegebene Ausgangsspannung (Vcc) mindestens einer Wortleitung (WL), die mit dem Gate des MOS-Transistors verbunden ist, zum Zeitpunkt des Einschaltens oder über eine vorgegebene Zeitperiode seit der Rückkehr aus dem Ausschaltmodus zuzuführen, um den MOS-Transistor zu aktivieren, um hierdurch die Bitzeile und die Elektrode des Speicherkondensators miteinander zu verbinden, und

um ein Einschalt-Detektionssignal der Spannungsversorgungsschaltung (VS) zuzuführen, um eine vorgegebene Spannung der Bitleitung und der Plattenleitung zuzuführen, so dass die Potenziale der beiden Leitungen einander angeglichen sind.
Halbleiterspeichervorrichtung nach Anspruch 6 oder 7, wobei die Einschalt-Resetschaltung eine Verstärkerschaltung (8) aufweist, um die Ausgangsspannung bis zur Leistungsversorgungsspannung oder darüber hinaus zu erhöhen.






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