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Dokumentenidentifikation DE112005003012T5 08.11.2007
Titel Direktzugriffsspeicher mit Prüfschaltung
Anmelder Qimonda AG, 81739 München, DE
Erfinder Hokenmaier, Wolfgang, Burlington, Vt., US
Vertreter Epping Hermann Fischer, Patentanwaltsgesellschaft mbH, 80339 München
DE-Aktenzeichen 112005003012
Vertragsstaaten AE, AG, AL, AM, AT, AU, AZ, BA, BB, BG, BR, BW, BY, BZ, CA, CH, CN, CO, CR, CU, CZ, DE, DK, DM, DZ, EC, EE, EG, ES, FI, GB, GD, GE, GH, GM, HR, HU, ID, IL, IN, IS, JP, KE, KG, KM, KN, KP, KR, KZ, LC, LK, LR, LS, LT, LU, LV, LY, MA, MD, MG, MK, MN, MW, MX, MZ, NA, NG, NI, NO, NZ, OM, PG, PH, PL, PT, RO, RU, SC, SD, SE, SG, SK, SL, SM, SY, TJ, TM, TN, TR, TT, TZ, UA, UG, US, UZ, VC, VN, YU, ZA, ZM, ZW, EP, AT, BE, BG, CH, CY, CZ, DE, DK, EE, ES, FI, FR, GB, GR, HU, IE, IS, IT, LT, LU, LV, MC, NL, PL, PT, RO, SE, SI, SK, TR, OA, BF, BJ, CF, CG, CI, CM, GA, GN, GQ, GW, ML, MR, NE, SN, TD, TG, AP, BW, GH, GM, KE, LS, MW, MZ, NA, SD, SL, SZ, TZ, UG, ZM, ZW, EA, AM, AZ, BY, KG, KZ, MD, RU, TJ, TM
WO-Anmeldetag 16.12.2005
PCT-Aktenzeichen PCT/EP2005/013585
WO-Veröffentlichungsnummer 2006063850
WO-Veröffentlichungsdatum 22.06.2006
Date of publication of WO application in German translation 08.11.2007
Veröffentlichungstag im Patentblatt 08.11.2007
IPC-Hauptklasse G11C 29/00(2006.01)A, F, I, 20051216, B, H, DE

Beschreibung[de]
Allgemeiner Stand der Technik

Die Produktion von dynamischem Direktzugriffsspeicher (DRAM) unterscheidet in der Regel zwischen zwei Hauptprüfphasen bei der Herstellung nach der Verarbeitung des Wafers. Die erste Hauptprüfphase enthält die Prüfung am vorderen Ende (engl.: "frontend test"), die auch als Waferprüfung bekannt ist und den Siliziumwafer als Ganzes mittels die einzelnen Chips auf dem Wafer kontaktierender Sondierungskarten prüft. In dieser Phase der Herstellung wird in der Regel entschieden, ob Defekte in dem Speicherbereich mittels Sicherungen repariert werden können. Die zweite Hauptprüfphase ist die Prüfung am hinteren Ende (engl.: "back end test"), die auch als Modulprüfung bekannt ist und einen gekapselten Chip oder ein gekapseltes Modul gegebenenfalls nach Reparatur prüft. In dieser Phase der Herstellung ist es in der Regel nicht möglich, weitere Reparaturen an einem einzelnen Chip vorzunehmen. Die durchgeführte Prüfung kann deshalb von der Prüfung am vorderen Ende verschieden sein, so dass die Position und die Anzahl von etwaigen Ausfällen nicht oder nur für statistische Zwecke benötigt werden.

Hersteller haben vielfach versucht, kostspielige Prüfzeit sowohl bei der Prüfung am vorderen Ende als auch bei der Prüfung am hinteren Ende zu reduzieren. Ein Aspekt dieser Bemühungen besteht darin, während der Prüfung von der spezifizierten Schnittstellenspezifikation für den Speicher abzuweichen. Zum Beispiel kann die Schnittstelle vorübergehend so geändert werden, dass nicht alle Kontaktstellen/Anschlüsse (engl.: pins) kontaktiert werden müssen, wodurch Prüfgerätebetriebsmittel gespart werden. Ein weiteres Beispiel besteht darin, es einer prüfproprietären Spezifikation der zeitlichen Abstimmung zu ermöglichen, den Chip bei nicht standardisierten Frequenzen effizienter zu prüfen.

Prüfung am vorderen Ende müssen in der Regel Informationen über Anzahl und Position der Ausfälle aufzeichnen, so dass Chips, die eine akzeptable (d.h. reparierbare) Anzahl von Ausfällen zeigen, erfolgreich repariert werden können. Prüfung am hinteren Ende müssen jedoch keine Informationen über Anzahl und Position der Ausfälle aufzeichnen, weil die Chips in der Regel in dieser Herstellungsphase nicht repariert werden können. Systeme für die Prüfung am hinteren Ende besitzen in der Regel keine Mittel zum Speichern der Position einer hohen Anzahl von Ausfällen oder sind nicht in der Lage, überhaupt Positionen von Ausfällen zu speichern. Bei typischen Prüfung am hinteren Ende wird der Inhalt der Speichermatrix gewöhnlich unter Verwendung der Standard-Benutzerschnittstellenspezifikation für den Speicher ausgelesen, wobei es erforderlich ist, dass die Prüfsysteme in der Lage sind, Daten mit einer Frequenz zu lesen, die für typischerweise verfügbare Prüfgeräte relativ hoch ist, und die Daten in Echtzeit mit erwarteten Daten zu vergleichen. Unter Verwendung dieses Verfahrens ist die Menge an aus einem Speicherbaustein zu einem gegebenen Zeitpunkt gelesenen Daten aufgrund der Beschränkungen der Standard-Benutzerschnittstelle (z.B. Anzahl der Datenausgangskontaktstellen) gering.

Kurzfassung

Eine Ausführungsform der vorliegenden Erfindung stellt eine Speicherschaltung bereit. Die Speicherschaltung umfasst einen Speicher und eine an den Speicher gekoppelte erste Prüfschaltung. Die erste Prüfschaltung ist dafür konfiguriert, aus Speicherzellen gelesene Daten mit erwarteten Daten für die Speicherzellen zu vergleichen und eine erste Menge von Bestehen/Nicht Bestehen-Signalen (engl.: "pass/fail signals") für die Speicherzellen bereitzustellen, die erste Menge von Bestehen/Nicht Bestehen-Signalen für die Speicherzellen zu einem zweiten Bestehen/Nicht Bestehen-Signal zu komprimieren, das zweite Bestehen/Nicht Bestehen-Signal als Reaktion auf ein Daten-gültig-Signal zwischenzuspeichern, die Zwischenspeicherung des zweiten Bestehen/Nicht Bestehen-Signals aufrechtzuerhalten, wenn das zweite Bestehen/Nicht Bestehen-Signal eine fehlgeschlagene Prüfung angibt, das zweite Bestehen/Nicht Bestehen-Signal und ein drittes Bestehen/Nicht Bestehen-Signal einer zweiten Prüfschaltung zu kombinieren, um ein viertes Bestehen/Nicht Bestehen-Signal bereitzustellen, und das vierte Bestehen/Nicht Bestehen-Signal zu einer dritten Prüfschaltung zu leiten.

Kurze Beschreibung der Zeichnungen

Ausführungsformen der vorliegenden Erfindung werden mit Bezug auf die folgenden Zeichnungen besser verständlich. Die Elemente der Zeichnungen sind nicht unbedingt maßstabsgetreu zueinander. Gleiche Bezugszahlen bezeichnen entsprechende ähnliche Teile.

1 ist ein Blockschaltbild einer Ausführungsform eines Direktzugriffsspeichers gemäß der vorliegenden Erfindung.

2 ist ein Diagramm einer Ausführungsform einer Speicherzelle.

3 ist ein Blockschaltbild einer Ausführungsform eines Direktzugriffsspeichers mit vier Speicherbänken.

4 ist ein Schaltbild einer Ausführungsform einer Prüfschaltung des Direktzugriffsspeichers zur Durchführung einer Prüfung am hinteren Ende.

5 ist ein Schaltbild einer Ausführungsform einer Prüfschaltung des Direktzugriffsspeichers zum Kombinieren und Ausgeben der Prüfdaten aus vier Speicherbänken.

Ausführliche Beschreibung

1 ist ein Blockschaltbild einer Ausführungsform eines Speichers 10. Bei einer Ausführungsform ist der Speicher 10 ein Direktzugriffsspeicher, wie zum Beispiel ein dynamischer Direktzugriffsspeicher (DRAM), ein synchroner dynamischer Direktzugriffsspeicher (SDRAM), ein synchroner dynamischer Direktzugriffsspeicher mit doppelter Datenrate (DDR SDRAM), ein synchroner dynamischer Direktzugriffsspeicher mit doppelter Datenrate zwei (DDR2 SDRAM), ein pseudostatischer Direktzugriffsspeicher (PSRAM), ein magnetischer Direktzugriffsspeicher (MRAM) oder Flash. Der Speicher 10 enthält eine Speichersteuerung 20 und mindestens eine Speicherbank 30. Die Speicherbank 30 enthält eine Matrix von Speicherzellen 32, einen Zeilendecoder 40, einen Spaltendecoder 44, Leseverstärker 42 und eine Schaltung 46 für Datenein-/-ausgabe. Die Speichersteuerung 20 ist durch die Kommunikationsverbindung 22 elektrisch an die Speicherbank 30 gekoppelt.

Der Speicher 10 enthält einen normalen Betriebsmodus und einen Modus für die Prüfung am hinteren Ende. Der Speicher 10 ist dafür konfiguriert, im Modus für die Prüfung am hinteren Ende eine Prüfung am hinteren Ende durchzuführen, die den Speicher 10 prüft, nachdem der Speicher 10 fusioniert und verkapselt oder für den Verkauf als Wafer fusioniert (als guter Chip bekannt, engl.: "known good die") wurde oder prüft einen ungekapselten Chip zur späteren Mehrchip-Kapselung. Bei ausgewähltem Modus für die Prüfung am hinteren Ende schreibt der Speicher 10 erwartete Daten aus einem internen Register in Speicherzellen 38 der Matrix von Speicherzellen 32. Wenn die erwarteten Daten in die Speicherzellen 38 geschrieben sind, liest der Speicher 10 die in den Speicherzellen 38 gespeicherten Daten. Der Speicher 10 vergleicht die aus den Speicherzellen 38 gelesenen Daten mit den erwarteten Daten aus dem internen Register. Wenn die aus der Speicherzelle 38 gelesenen Daten mit den erwarteten Daten für die Speicherzellen 38 übereinstimmen, wird ein Speicherzellen-Bestehen/Nicht Bestehen-Signal geliefert, das angibt, dass die Speicherzelle 38 die Prüfung bestanden hat. Wenn die aus einer Speicherzelle 38 gelesenen Daten nicht mit den erwarteten Daten für die Speicherzelle 38 übereinstimmen, wird ein Speicherzellen-Bestehen/Nicht Bestehen-Signal geliefert, das angibt, dass die Speicherzelle 38 die Prüfung nicht bestanden hat. Die Bestehen/Nicht Bestehen-Signale für jede Speicherzelle 38 werden zu einem globalen Bestehen/Nicht Bestehen-Signal für den Speicher 10 komprimiert. Das globale Bestehen/Nicht Bestehen-Signal wird auf einer Datenkontaktstelle des Speichers 10 ausgegeben.

Als Zeilenauswahlleitungen bezeichnete leitfähige Wortleitungen 34 erstrecken sich in der x-Richtung über die Matrix der Speicherzellen 32. Als Spaltenauswahlleitungen bezeichnete leitfähige Bitleitungen 36 erstrecken sich in der y-Richtung über die Matrix der Speicherzellen 32. An jedem Kreuzungspunkt einer Wortleitung 34 und einer Bitleitung 36 befindet sich eine Speicherzelle 38. Jede Wortleitung 34 ist elektrisch an einen Zeilendecoder 40 gekoppelt, und jede Bitleitung 36 ist elektrisch an einen Leseverstärker 42 gekoppelt. Die Leseverstärker 42 sind durch die leitfähigen Spaltendecoderleitungen 45 an den Spaltendecoder 44 und über Datenleitungen 47 an die Schaltung 46 für Datenein-/-ausgabe gekoppelt.

Die Schaltung 46 für Datenein-/-ausgabe enthält mehrere Zwischenspeicher und Kontaktstellen oder Anschlüsse (engl.: "pins") (DQ) für Dateneingabe/-ausgabe (E/A) zum Transfer von Daten zwischen der Speicherbank 30 und einem externen Baustein. Im normalen Betriebsmodus werden in die Speicherbank 30 zu schreibende Daten als Spannungen auf den DQ aus einem externen Baustein vorgelegt. Die Spannungen werden in entsprechende Signale übersetzt und in gewählten Speicherzellen 38 gespeichert. Aus der Speicherbank 30 gelesene Daten werden durch die Speicherbank 30 auf den DQ für Abruf durch einen externen Baustein vorgelegt. Aus den gewählten Speicherzellen 38 gelesene Daten erscheinen an den DQ, nachdem der Zugriff abgeschlossen und der Ausgang freigegeben ist. Zu anderen Zeiten befinden sich die DQ in einem Zustand hoher Impedanz. Im Modus für die Prüfung am hinteren Ende wird ein globales Bestehen/Nicht Bestehen-Signal für den Speicher 10 auf einer der DQ ausgegeben.

Die Speichersteuerung 20 steuert das Lesen und Schreiben von Daten in bzw. aus der Speicherbank 30. Während einer Leseoperation im normalen Betriebsmodus leitet die Speichersteuerung 20 die Zeilenadresse einer gewählten Speicherzelle oder gewählter Zellen 38 zu dem Zeilendecoder 40. Der Zeilendecoder 40 aktiviert die gewählte Wortleitung 34. Während die gewählte Wortleitung 34 aktiviert ist, wird der in jeder an die gewählte Wortleitung 34 gekoppelten Speicherzelle 38 gespeicherte Wert zu der jeweiligen Bitleitung 36 geleitet. Der Wert jeder Speicherzelle 38 wird durch einen Leseverstärker 42 gelesen, der elektrisch an die jeweilige Bitleitung 36 gekoppelt ist. Die Speichersteuerung 20 leitet eine Spaltenadresse der gewählten Speicherzelle oder -zellen 38 zu dem Spaltendecoder 44. Der Spaltendecoder 44 wählt, welche Leseverstärker 42 Daten zum Abruf durch eine externe Einrichtung zu der Dateneingangs-/-ausgangsschaltung 46 leiten.

Während einer Schreiboperation im normalen Betriebsmodus werden die in der Matrix 32 zu speichernden Daten durch eine externe Einrichtung in der Dateneingangs-/-ausgangsschaltung 46 abgelegt. Die Speichersteuerung 20 leitet die Zeilenadresse der gewählten Speicherzelle oder -zellen 38, in denen die Daten zu speichern sind, zu dem Zeilendecoder 40. Der Zeilendecoder 40 aktiviert die gewählte Wortleitung 34. Die Speichersteuerung 20 leitet die Spaltenadresse für die gewählte Speicherzelle oder -zellen 38, in denen die Daten zu speichern sind, zu dem Spaltendecoder 44. Der Spaltendecoder 44 wählt, welchen Leseverstärkern 42 die Daten aus der Dateneingangs-/-ausgangsschaltung 46 zugeführt werden. Die Leseverstärker 42 schreiben die Daten durch Bitleitungen 36 in die gewählte Speicherzelle oder -zellen 38.

2 ist ein Diagramm einer Ausführungsform einer Speicherzelle 38 in der Matrix von Speicherzellen 32. Die Speicherzelle 38 enthält einen Transistor 48 und einen Kondensator 50. Das Gate des Transistors 48 ist elektrisch an die Wortleitung 34 gekoppelt. Der Drain-Source-Pfad des Transistors 48 ist elektrisch an die Bitleitung 36 und den Kondensator 50 gekoppelt. Der Kondensator 50 wird geladen, um entweder eine logische 0 oder eine logische 1 zu repräsentieren. Während einer Leseoperation wird die Wortleitung 34 aktiviert, um den Transistor 48 einzuschalten, und der in dem Kondensator 50 gespeicherte Wert wird durch die Bitleitung 36 und den Transistor 48 durch einen entsprechende Leseverstärker 42 gelesen. Während einer Schreiboperation wird die Wortleitung 34 aktiviert, um den Transistor 48 einzuschalten, und der in dem Kondensator 50 gespeicherte Wert wird durch die Bitleitung 36 und den Transistor 48 durch einen entsprechenden Leseverstärker 42 geschrieben.

Die Leseoperation an der Speicherzelle 38 ist eine destruktive Leseoperation. Nach jeder Leseoperation wird der Kondensator 50 mit dem gerade gelesenen Wert wieder aufgeladen. Sogar ohne Leseoperationen entlädt sich zusätzlich die Ladung auf dem Kondensator 50 mit der Zeit. Um einen gespeicherten Wert zu behalten, wird die Speicherzelle 38 durch Lesen oder Beschreiben der Speicherzelle 38 periodisch aufgefrischt. Alle Speicherzellen 38 in der Matrix von Speicherzellen 32 werden periodisch aufgefrischt, um ihre Werte zu behalten.

3 ist ein Blockschaltbild einer Ausführungsform des Speichers 10 mit einer Matrix von Speicherbänken 31. Die Matrix von Speicherbänken 31 enthält vier Speicherbänke, Bank Null bis Bank Drei, jeweils bei 30a30d angegeben. Jede Speicherbank 30a30d enthält ähnliche Schaltkreise wie die Speicherbank 30, die in 1 dargestellt und zuvor beschrieben wurde. Bei einer Ausführungsform teilen sich die Speicherbänke 30a30d eine einzige Dateneingangs-/-ausgangsschaltung 46. Mehrere Speicherbänke 30a30d vergrößern die Speicherkapazität des Speichers 10 und verringern im normalen Betriebsmodus die Zugriffszeit des Speichers 10, da eine Bank für Zugriff vorbereitet werden kann, während gerade auf eine andere Bank zugegriffen wird. Im normalen Betriebsmodus wird die Matrix von Speicherzellen 32 einer Bank 30a30d zu einem Zeitpunkt gelesen oder beschrieben. Im Modus für die Prüfung am hinteren Ende ist der Speicher 10 bei einer Ausführungsform dafür konfiguriert, gleichzeitig in die Matrizen von Speicherzellen 32 der Speicherbänke 30a30d zu schreiben und gleichzeitig aus den Matrizen von Speicherzellen 32 der Speicherbänke 30a30d zu lesen. Im Modus für die Prüfung am hinteren Ende liefert jede Speicherbank 30a30d ein Prüfung am hinteren Ende-Bestehen/Nicht Bestehen-Signal, das mit den Prüfung am hinteren Ende-Signalen der anderen Speicherbänke 30a30d kombiniert wird, um ein globales Bestehen/Nicht Bestehen-Signal bereitzustellen.

4 ist ein Schaltbild einer Ausführungsform einer Prüfschaltung 100 einer Speicherbank 30a30d des Speichers 10 zur Durchführung der Prüfung am hinteren Ende. Die Prüfschaltung 100 enthält exklusiv-NOR-(XNOR-)Gatter 106a106d, NAND-Gatter 110, 148, 154 und 164, Inverter 144, 118 und 168 und einen Flip-Flop-Zwischenspeicher 114. Bei einer Ausführungsform ist die Prüfschaltung 100 Teil des Spaltendecoders 44. Bei einer Ausführungsform ist die Prüfschaltung 100 an vier sekundäre Leseverstärker 42 gekoppelt, die an Spalten 36 der Matrix von Speicherzellen 32 gekoppelt sind. Deshalb werden vier Speicherzellen 38 gleichzeitig durch die Prüfschaltung 100 geprüft. Bei einer Ausführungsform wird die Prüfschaltung 100 in dem Speicher 10 alle vier sekundäre Leseverstärker 42 wiederholt. Bei dieser Ausführungsform beträgt das Kompressionsverhältnis vier zu eins, wobei die Ausgabe von vier sekundären Leseverstärkern, die vier Datenbit repräsentiert, zu einem Bit Bestehen/Nicht Bestehen-Informationen komprimiert wird. Bei anderen Ausführungsformen werden andere geeignete Kompressionsverhältnisse verwendet, wie zum Beispiel acht zu eins.

Ein erster Eingang des XNOR-Gatters 106a empfängt das Lesedaten-Null-(READDATA<0>)-Signal auf dem READDATA<0>-Signalpfad 102a. Ein zweiter Eingang des XNOR-Gatters 106a empfängt das erwartete-Daten-Null-(EXPDATA<0>)-Signal auf dem EXPDATA<0>-Signalpfad 104a. Das XNOR-Gatter 106a ist durch den Bestehen-Null-(PASS<0>)-Signalpfad 108a elektrisch an einen ersten Eingang des NAND-Gatters 110 gekoppelt. Ein erster Eingang des XNOR-Gatters 106b empfängt das Lese-Daten-Eins-(READDATA<1>)-Signal auf dem READDATA<1>-Signalpfad 102b. Ein zweiter Eingang des XNOR-Gatters 106b empfängt das erwartete-Daten-Eins-(EXPDATA<1>)-Signal auf dem EXPDATA<1>-Signalpfad 104b. Das XNOR-Gatter 106b ist durch den Bestehen-Eins-(PASS<1>)-Signalpfad 108b elektrisch an einen zweiten Eingang des NAND-Gatters 110 gekoppelt.

Ein erster Eingang des XNOR-Gatters 106c empfängt das Lese-Daten-Zwei-(READDATA<2>)-Signal auf dem READDATA<2>-Signalpfad 102c. Ein zweiter Eingang des XNOR-Gatters 106c empfängt das erwartete-Daten-Zwei-(EXPDATA<2>)-Signal auf dem EXPDATA<2>-Signalpfad 104c. Das XNOR-Gatter 106c ist durch den Bestehen-Zwei-(PASS<2>)-Signalpfad 108c elektrisch an einen dritten Eingang des NAND-Gatters 110 gekoppelt. Ein erster Eingang des XNOR-Gatters 106d empfängt das Lese-Daten-Drei-(READDATA<3)-Signal auf dem READDATA<3>-Signalpfad 102d Ein zweiter Eingang des XNOR-Gatters 106d empfängt das erwartete-Daten-Drei-(EXPDATA<3>)-Signal auf dem EXPDATA<3>-Signalpfad 104d. Das XNOR-Gatter 106d ist durch den Bestehen-Drei-(PASS<3>)-Signalpfad 108d elektrisch an einen vierten Eingang des NAND-Gatters 110 gekoppelt.

Der Ausgang des NAND-Gatters 110 ist durch den Signalpfad 112 elektrisch an den Eingang D des Flip-Flop-Zwischenspeichers 114 gekoppelt. Der Ausgang Q des Flip-Flop-Zwischenspeichers 114 ist durch den Zwischengespeichert-Nicht Bestehen-Signalpfad 116 (LATCHEDFAIL) elektrisch an den Eingang des Inverters 118 und einen ersten Eingang des NAND-Gatters 154 gekoppelt. Der Eingang des Inverters 144 empfängt das DQ-Reset-(DQRST)-Signal auf dem DQRST-Signalpfad 142, und der Ausgang des Inverters 144 ist durch den Signalpfad 146 elektrisch an einen ersten Eingang des NAND-Gatters 148 gekoppelt. Ein zweiter Eingang des NAND-Gatters 154 empfängt das Prüfmodus-hinteres Ende-(TMBACKEND)-Signal auf dem TMBACKEND-Signalpfad 150. Der Ausgang des NAND-Gatters 154 ist elektrisch durch den Taktfreigabe-(CLOCKEN)-Signalpfad 156 an einen zweiten Eingang des NAND-Gatters 148 gekoppelt. Der Ausgang des NAND-Gatters 148 ist durch den Takt-(CLOCK)-Signalpfad 158 elektrisch an den Takteingang (CK) des Flip-Flop-Zwischenspeichers 114 gekoppelt. Der Rücksetzeingang (RN) des Flip-Flop-Zwischenspeichers 114 empfängt das Prüfmodus-internes-Lesen-(TMINTREAD)-Signal auf dem TMINTREAD-Signalpfad 160.

Der Ausgang des Inverters 118 ist durch den Zwischengespeichert-Bestehen-(LATCHEDPASS)-Signalpfad 120 elektrisch an einen ersten Eingang des NAND-Gatters 164 gekoppelt. Ein zweiter Eingang des NAND-Gatters 164 empfängt das global-Bestehen-ein-(GLOBALPASSIN)-Signal auf dem GLOBALPASSIN-Signalpfad 162. Der Ausgang des NAND-Gatters 164 ist durch den Signalpfad 166 elektrisch an den Eingang des Inverters 168 gekoppelt. Der Ausgang des Inverters 168 liefert das global-Bestehen-Signal (GLOBALPASS) auf dem GLOBALPASS-Signalpfad 170.

Die Signale READDATA<0> bis READDATA<3> zeigen die Werte an, die in vier Speicherzellen 38 gespeichert sind. Die Signale EXPDATA<0> bis EXPDATA<3> zeigen die Werte an, die in den vier Speicherzellen 38 erwartungsgemäß gespeichert sind. Das DQRST-Signal liefert eine ansteigende Flanke, wenn die Signale READDATA<0> bis READDATA<3> stabil sind und gültige aus den vier Speicherzellen 38 gelesene Daten enthalten. Das TMBACKEND-Signal und das TMINTREAD-Signal sind logisch hoch, um den Modus für die Prüfung am hinteren Ende freizugeben, und den normalen Betriebsmodus zu sperren, und logisch niedrig, um den Modus für die Prüfung am hinteren Ende zu sperren und den normalen Betriebsmodus freizugeben.

Das XNOR-Gatter 106a empfängt das READDATA<0>-Signal auf dem READDATA<0>-Signalpfad 102a und das EXPDATA<0>-Signal auf dem EXPDATA<0>-Signalpfad 104a und liefert das PASS<0>-Signal auf dem PASS<0>-Signalpfad 108a. Wenn das READDATA<0>-Signal gleich dem EXPDATA<0>-Signal ist, gibt das XNOR-Gatter 106a ein logisch hohes PASS<0>-Signal auf dem PASS<0>-Signalpfad 108a aus. Wenn das READDATA<0>-Signal nicht gleich dem EXPDATA<0>-Signal ist, gibt das XNOR-Gatter 106a ein logisch niedriges PASS<0>-Signal auf dem PASS<0>-Signalpfad 108a aus.

Das XNOR-Gatter 106b empfängt das READDATA<1>-Signal auf dem READDATA<1>-Signalpfad 102b und das EXPDATA<1>-Signal auf dem EXPDATA<1>-Signalpfad 104b und liefert das PASS<1>-Signal auf dem PASS<1>-Signalpfad 108b. Wenn das READDATA<1>-Signal gleich dem EXPDATA<1>-Signal ist, gibt das XNOR-Gatter 106b ein logisch hohes PASS<1>-Signal auf dem PASS<1>-Signalpfad 108b aus. Wenn das READDATA<1>-Signal nicht gleich dem EXPDATA<1>-Signal ist, gibt das XNOR-Gatter 106b ein logisch niedriges PASS<1>-Signal auf dem PASS<1>-Signalpfad 108b aus.

Das XNOR-Gatter 106c empfängt das READDATA<2>-Signal auf dem READDATA<2>-Signalpfad 102c und das EXPDATA<2>-Signal auf dem EXPDATA<2>-Signalpfad 104c und liefert das PASS<2>-Signal auf dem PASS<2>-Signalpfad 108c. Wenn das READDATA<2>-Signal gleich dem EXPDATA<2>-Signal ist, gibt das XNOR-Gatter 106c ein logisch hohes PASS<2>-Signal auf dem PASS<2>-Signalpfad 108c aus. Wenn das READDATA<2>-Signal nicht gleich dem EXPDATA<2>-Signal ist, gibt das XNOR-Gatter 106c ein logisch niedriges PASS<2>-Signal auf dem PASS<2>-Signalpfad 108c aus.

Das XNOR-Gatter 106d empfängt das READDATA<3>-Signal auf dem READDATA<3>-Signalpfad 102d und das EXPDATA<3>-Signal auf dem EXPDATA<3>-Signalpfad 104d und liefert das PASS<3>-Signal auf dem PASS<3>-Signalpfad 108d. Wenn das READDATA<3>-Signal gleich dem EXPDATA<3>-Signal ist, gibt das XNOR-Gatter 106d ein logisch hohes PASS<3>-Signal auf dem PASS<3>-Signalpfad 108d aus. Wenn das READDATA<3>-Signal nicht gleich dem EXPDATA<3>-Signal ist, gibt das XNOR-Gatter 106d ein logisch niedriges PASS<3>-Signal auf dem PASS<3>-Signalpfad 108d aus.

Das NAND-Gatter 110 empfängt das PASS<0>-Signal auf dem PASS<0>-Signalpfad 108a, das PASS<1>-Signal auf dem PASS<1>-Signalpfad 108b, das PASS<2>-Signal auf dem PASS<2>-Signalpfad 108c und das PASS<3>-Signal auf dem PASS<3>-Signalpfad 108d und liefert ein Signal auf dem Signalpfad 112. Wenn eines oder mehrere des PASS<0>-Signals, des PASS<1>-Signals, des PASS<2>-Signals oder des PASS<3>-Signals logisch niedrig ist, gibt das NAND-Gatter 110 ein logisch hohes Signal auf dem Signalpfad 112 aus. Wenn das PASS<0>-Signal, das PASS<1>-Signal, das PASS<2>-Signal und das PASS<3>-Signal logisch hoch sind, gibt das NAND-Gatter 110 ein logisch niedriges Signal auf dem Signalpfad 112 aus.

Der Inverter 144 invertiert das DQRST-Signal auf dem DQRST-Signalpfad 142, um ein invertiertes DQRST-Signal auf dem Signalpfad 146 bereitzustellen. Das NAND-Gatter 154 empfängt das TMBACKEND-Signal auf dem TMBACKEND-Signalpfad 150 und das LATCHEDFAIL-Signal auf dem LATCHEDFAIL-Signalpfad 116 und liefert das CLOCKEN-Signal auf dem CLOCKEN-Signalpfad 156. Als Reaktion auf ein logisch niedriges TMBACKEND-Signal oder ein logisch niedriges CLOCKEN-Signal gibt das NAND-Gatter 154 ein logisch hohes CLOCKEN-Signal aus. Als Reaktion auf ein logisch hohes TMBACKEND-Signal und ein logisch hohes LATCHEDFAIL-Signal gibt das NAND-Gatter 154 ein logisch niedriges CLOCKEN-Signal aus.

Das NAND-Gatter 148 empfängt das invertierte DQRST-Signal auf dem Signalpfad 146 und das CLOCKEN-Signal auf dem CLOCKEN-Signalpfad 156 und liefert das CLOCK-Signal auf dem CLOCK-Signalpfad 158. Als Reaktion auf ein invertiertes logisch niedriges DQRST-Signal oder ein logisch niedriges CLOCKEN-Signal gibt das NAND-Gatter 148 ein logisch hohes CLOCK-Signal aus. Als Reaktion auf ein invertiertes logisch hohes DQRST-Signal und ein logisch hohes CLOCKEN-Signal gibt das NAND-Gatter 148 ein logisch niedriges CLOCK-Signal aus.

Der Flip-Flop-Zwischenspeicher 114 empfängt das Signal auf dem Signalpfad 112, das CLOCK-Signal auf dem CLOCK-Signalpfad 158 und das TMINTREAD-Signal auf dem TMINTREAD-Signalpfad 160. Der Flip-Flop-Zwischenspeicher 114 liefert das LATCHEDFAIL-Signal auf dem LATCHEDFAIL-Signalpfad 116. Bei einem logisch niedrigen TMINTREAD-Signal gibt der Flip-Flop-Zwischenspeicher 114 ein logisch niedriges LATCHEDFAIL-Signal aus. Bei einem logisch hohen TMINTREAD-Signal basiert das Ausgangssignal Q des Flip-Flop-Zwischenspeichers 114 auf dem Signal auf dem Signalpfad 112 und dem CLOCK-Signal. Als Reaktion auf eine ansteigende Flanke des CLOCK-Signals speichert der Flip-Flop-Zwischenspeicher 114 das Signal auf dem Signalpfad 112 zwischen. Der Flip-Flop-Zwischenspeicher 114 führt das zwischengespeicherte Signal dem Ausgang Q zu, bis zur nächsten ansteigenden Flanke des CLOCK-Signals, bei der das Signal auf dem Signalpfad 112 wieder zwischengespeichert wird, um Bestehen/Nicht Bestehen-Informationen für die nächsten vier Speicherzellen 38 zu erfassen. Der Inverter 118 invertiert das LATCHEDFAIL-Signal auf dem LATCHEDFAIL-Signalpfad 116, um das LATCHEDPASS-Signal auf dem LATCHEDPASS-Signalpfad 120 bereitzustellen. Bei einer Ausführungsform wird das LATCHEDPASS-Signal zu (nicht gezeigten) anderen Schaltungen geleitet, um zusätzliche Funktionen für die Prüfungen am vorderen Ende und am hinteren Ende durchzuführen.

Das NAND-Gatter 164 empfängt das LATCHEDPASS-Signal auf dem LATCHEDPASS-Signalpfad 120 und das GLOBALPASSIN-Signal auf dem GLOBALPASSIN-Signalpfad 162 und liefert ein Ausgangssignal auf dem Signalpfad 166. Als Reaktion auf ein logisch niedriges LATCHEDPASS-Signal oder ein logisch niedriges GLOBALPASSIN-Signal gibt das NAND-Gatter 164 ein logisch hohes Signal auf dem Signalpfad 166 aus. Als Reaktion auf ein logisch hohes LATCHEDPASS-Signal und ein logisch hohes GLOBALPASSIN-Signal gibt das NAND-Gatter 164 ein logisch niedriges Signal auf dem Signalpfad 166 aus. Der Inverter 168 invertiert das Signal auf dem Signalpfad 166, um das GLOBALPASS-Signal auf dem GLOBALPASS-Signalpfad 170 bereitzustellen.

Das GLOBALPASSIN-Signal wird durch das GLOBALPASS-Signal aus der vorherigen Prüfschaltung 100 derselben Speicherbank 30a30d des Speichers 10 bereitgestellt. Das GLOBALPASS-Signal liefert das GLOBALPASSIN-Signal der nächsten Prüfschaltung 100 derselben Speicherbank 30a30d des Speichers 10. Die erste Prüfschaltung 100 derselben Speicherbank 30a30d des Speichers 10 empfängt ein auf logisch hoch geklemmtes GLOBALPASSIN-Signal. Die letzte Prüfschaltung 100 derselben Speicherbank 30a30d des Speichers 10 liefert ein GLOBALPASS-Signal, das einen Bestehen/Nicht Bestehen-Wert für die Speicherbank 30a30d anzeigt.

Im Betrieb werden das TMBACKEND-Signal und das TMINTREAD-Signal auf logisch hoch übergeführt, um den Modus für die Prüfung am hinteren Ende für den Speicher 10 freizugeben. Erwartete Daten (EXPDATA<0:3>) aus einem internen Register werden in Speicherzellen 38 der Speichermatrix 32 geschrieben. Die Daten in den Speicherzellen 38 werden dann gelesen, um READDATA<0:3> bereitzustellen. Die Signale READDATA<0> bis READDATA<3> werden jeweils durch XNOR-Gatter 106a106d mit den Signalen EXPDATA<0> bis EXPDATA<3> verglichen. Wenn eines oder mehrere der Signale READDATA<0> bis READDATA<3> nicht mit den entsprechenden Signalen EXPDATA<0> bis EXPDATA<3> übereinstimmen, gibt das NAND-Gatter 110 ein logisch hohes Signal aus, wodurch eine nicht bestandene Prüfung angezeigt wird. Wenn die Signale READDATA<0> bis READDATA<3> mit den entsprechenden Signalen EXPDATA<0> bis EXPDATA<3> übereinstimmen, gibt das NAND-Gatter 100 ein logisch niedriges Signal aus, wodurch eine bestandene Prüfung angezeigt wird.

Das logisch hohe Signal oder das logisch niedrige Signal aus dem NAND-Gatter 110 wird durch den Flip-Flop-Zwischenspeichers 114 bei der ansteigenden Flanke des DQRST-Signals, das eine ansteigende Flanke des CLOCK-Signals liefert, zwischengespeichert. Das DQRST-Signal liefert eine ansteigende Flanke, wenn die aus der Speichermatrix 32 gelesenen Daten stabil sind. Wenn der Flip-Flop-Zwischenspeicher 114 ein logisch niedriges Signal zwischenspeichert, bleibt der Flip-Flop-Zwischenspeicher 114 aktiv, um bei der nächsten ansteigenden Flanke des DQRST-Signals, wodurch angezeigt wird, dass die aus den nächsten vier Speicherzellen 38 gelesenen Werte stabil sind, das nächste Signal aus dem NAND-Gatter 110 zwischenzuspeichern. Wenn der Flip-Flop-Zwischenspeicher 114 ein logisch hohes Signal zwischenspeichert, hält der Flip-Flop-Zwischenspeicher 114 das Zwischenspeichern des logisch hohen Signals aufrecht und wird an nachfolgenden ansteigenden Flanken des DQRST-Signals nicht mehr aktualisiert.

Der Flip-Flop-Zwischenspeicher 114 behält das logisch hohe Signal als Reaktion auf den Übergang des LATCHEDFAIL-Signals zu logisch hoch, wodurch durch die NAND-Gatter 154 und 148 ein logisch hohes CLOCK-Signal aufrechterhalten wird. Mit dem logisch hohen CLOCK-Signal hält der Flip-Flop-Zwischenspeicher 114 das Zwischenspeichern des Signals von logisch hoch aufrecht, wodurch eine nicht bestandene Prüfung angezeigt wird, und hält deshalb ein logisch hohes LATCHEDFAIL-Signal aufrecht. Das LATCHEDFAIL-Signal wird mit anderen Bestehen/Nicht Bestehen-Signalen von anderen Prüfschaltungen 100 derselben Speicherbank 30a30d des Speichers 10 durch das NAND-Gatter 164 kombiniert, um das GLOBALPASS-Signal auf dem GLOBALPASS-Signalpfad 170 bereitzustellen. Bei einem logisch hohen LATCHEDFAIL-Signal auf einer oder mehreren Prüfschaltungen 100 der Speicherbank ist das GLOBALPASS-Signal logisch niedrig und zeigt eine nicht bestandene Prüfung für die Speicherbank an. Bei einem logisch niedrigen LATCHEDFAIL-Signal auf allen Prüfschaltungen 100 der Speicherbank ist das GLOBALPASS-Signal logisch hoch und zeigt eine bestandene Prüfung für die Speicherbank an.

5 ist ein Schaltbild einer Ausführungsform einer Prüfschaltung 180 des Speichers 10 zum Kombinieren und Ausgeben der GLOBALPASS-Signale aus der letzten Prüfschaltung 100 jeder Speicherbank 3030d, um ein einziges globales Bestehen-Aus-Signal (GPASSOUT) für die Speicherbänke 30a30d des Speichers 10 bereitzustellen. Die Prüfschaltung 180 enthält ein NAND-Gatter 182, einen invertierenden Tristate-Puffer 190 und Inverter 186 und 198. Bei einer Ausführungsform ist die Prüfschaltung 180 Teil der Dateneingangs-/-ausgangsschaltung 46. Ein erster Eingang des NAND-Gatters 182 empfängt das GLOBALPASSIN<3>-Signal auf dem GLOBALPASSIN<3>-Signalpfad 170d aus Speicherbank Drei 30d. Ein zweiter Eingang des NAND-Gatters 182 empfängt das GLOBALPASSIN<2>-Signal auf dem GLOBALPASSIN<2>-Signalpfad 170c aus der Speicherbank Zwei 30c. Ein dritter Eingang des NAND-Gatters 182 empfängt das GLOBALPASSIN<1>-Signal auf dem GLOBALPASSIN<1>-Signalpfad 170b aus der Speicherbank Eins 30b. Ein vierter Eingang des NAND-Gatters 182 empfängt das GLOBALPASSIN<0>-Signal auf dem GLOBALPASSIN<0>-Signalpfad 170a aus der Speicherbank Null 30a.

Der Ausgang des NAND-Gatters 182 ist durch den Signalpfad 184 elektrisch an den Eingang des Inverters 186 gekoppelt. Der Ausgang des Inverters 186 ist durch den GPASSOUT-Signalpfad 188 elektrisch an den Eingang des invertierenden Tristate-Puffers 190 gekoppelt. Der logisch-niedrig-Freigabeeingang des invertierenden Tristate-Puffers 190 empfängt das invertierte globale Bestehen-Freigabesignal (bGLPASSE) auf dem bGLPASSE-Signalpfad 192, und der logisch-hoch-Freigabeeingang des invertierenden Tristate-Puffers 190 empfängt das globale Bestehen-Freigabesignal (GLPASSE) auf dem GLPASSE-Signalpfad 194. Der Ausgang des invertierenden Tristate-Puffers 190 ist durch den Signalpfad 196 elektrisch an den Eingang des Inverters 198 gekoppelt. Der Ausgang des Inverters 198 liefert das Testmodusdaten(TMDATA)-Signal auf dem TMDATA-Signalpfad 200.

Wenn das GLOBALPASSIN<3>-Signal, das GLOBALPASSIN<2>-Signal, das GLOBALPASSIN<1>-Signal und das GLOBALPASSIN<0>-Signal logisch hoch sind, gibt das NAND-Gatter 182 ein logisch niedriges Signal auf dem Signalpfad 184 aus. Der Inverter 186 invertiert das logisch niedrige Signal auf dem Signalpfad 184, um ein logisch hohes GPASSOUT-Signal bereitzustellen, wodurch angezeigt wird, dass der Speicher 10 die Prüfung am hinteren Ende bestanden hat. Wenn eines der Signale GLOBALPASSIN<3>, GLOBALPASSIN<2>, GLOBALPASSIN<1> und GLOBALPASSIN<0> logisch niedrig ist, gibt das NAND-Gatter 182 ein logisch hohes Signal auf dem Signalpfad 184 aus. Der Inverter 186 invertiert das logisch hohe Signal auf dem Signalpfad 184, um ein logisch niedriges GPASSOUT-Signal bereitzustellen, wodurch angezeigt wird, dass der Speicher 10 die Prüfung am hinteren Ende nicht bestanden hat.

Im Modus für die Prüfung am hinteren Ende mit einem logisch hohen GLPASSE-Signal und einem logisch niedrigen bGLPASSE-Signal ist der invertierende Tristate-Puffer 190 freigegeben und leitet das GPASSOUT-Signal zu dem Signalpfad 196. Der Inverter 198 invertiert das Signal auf dem Signalpfad 196, um das TMDATA-Signal auf dem TMDATA-Signalpfad 200 bereitzustellen. Das TMDATA-Signal wird zu einer Datenkontaktstelle des Speichers 120 geleitet und kann dort durch eine externe Prüfschaltung gelesen werden. Im normalen Betriebsmodus oder für andere Prüfmodusfunktionen am hinteren Ende ist das GLPASSE-Signal logisch niedrig und das bGLPASSE-Signal logisch hoch. Mit einem logisch niedrigen GLPASSE-Signal und einem logisch hohen bGLPASSE-Signal ist der invertierende Tristate-Puffer 190 gesperrt und der Ausgang des invertierenden Tristate-Puffers 190 weist hohe Impedanz auf, um ein Leiten anderer Signale zu der Datenkontaktstelle zu erlauben.

Ausführungsformen der Erfindung stellen einen Modus für die Prüfung am hinteren Ende zum Prüfen eines Speichers durch Schreiben von Prüfdaten in mehrere Speicherbänke und zum Lesen von Prüfdaten aus mehreren Speicherbänken gleichzeitig bereit. Zusätzlich werden die Prüfergebnisse aus einzelnen Speicherzellen intern durch den Speicher in jeder Speicherbank kombiniert, und Prüfergebnisse aus jeder Speicherbank werden weiter kombiniert, um ein Signal-Bestehen-Nicht Bestehen-Prüfergebnis für den Speicher bereitzustellen. Die Zeit für die Ausführung einer Prüfung am hinteren Ende an einem Speicher kann im Vergleich zu Prüfverfahren am hinteren Ende, die die Standard-Speicherschnittstelle benutzen, wesentlich reduziert werden.

Zusammenfassung

Eine Speicherschaltung umfasst einen Speicher und eine an den Speicher gekoppelte erste Prüfschaltung. Die erste Prüfschaltung ist dafür konfiguriert, aus Speicherzeilen gelesene Daten mit erwarteten Daten für die Speicherzellen zu vergleichen, um eine erste Menge von Bestehen/Nicht Bestehen-Signalen für die Speicherzellen bereitzustellen, die erste Menge von Bestehen/Nicht Bestehen-Signalen für die Speicherzellen zu einem zweiten Bestehen/Nicht Bestehen-Signal zu komprimieren, das zweite Bestehen/Nicht Bestehen-Signal als Reaktion auf ein Daten-gültig-Signal zwischenzuspeichern, das Zwischenspeichern des zweiten Bestehen/Nicht Bestehen-Signals aufrechtzuerhalten, wenn das zweite Bestehen/Nicht Bestehen-Signal eine nicht bestandene Prüfung anzeigt, das zweite Bestehen/Nicht Bestehen-Signal und ein drittes Bestehen/Nicht Bestehen-Signal einer zweiten Prüfschaltung zu kombinieren, um ein viertes Bestehen/Nicht Bestehen-Signal bereitzustellen, und das vierte Bestehen/Nicht Bestehen-Signal zu einer dritten Prüfschaltung zu leiten.


Anspruch[de]
Speicherschaltung, umfassend:

– einen Speicher; und

– eine an den Speicher gekoppelte erste Prüfschaltung, wobei die erste Prüfschaltung konfiguriert ist zum:

– Vergleichen von aus Speicherzellen gelesenen Daten mit erwarteten Daten für die Speicherzellen, um eine erste Menge von Bestehen/Nicht Bestehen-Signalen für die Speicherzellen bereitzustellen;

– Komprimieren der ersten Menge von Bestehen/Nicht Bestehen-Signalen für die Speicherzellen zu einem zweiten Bestehen/Nicht Bestehen-Signal;

– Zwischenspeichern des zweiten Bestehen/Nicht Bestehen-Signals als Reaktion auf ein Daten-gültig-Signal;

– Aufrechterhalten des Zwischenspeicherns des zweiten Bestehen/Nicht Bestehen-Signals, wenn das zweite Bestehen/Nicht Bestehen-Signal eine nicht bestandene Prüfung anzeigt;

– Kombinieren des zweiten Bestehen/Nicht Bestehen-Signals und eines dritten Bestehen/Nicht Bestehen-Signals einer zweiten Prüfschaltung, um ein viertes Bestehen/Nicht Bestehen-Signal bereitzustellen; und

– Leiten des vierten Bestehen/Nicht Bestehen-Signals zu einer dritten Prüfschaltung.
Speicher nach Anspruch 1, wobei die erste Prüfschaltung dafür konfiguriert ist, aus vier Speicherzellen gelesene Daten mit erwarteten Daten für die vier Speicherzellen zu vergleichen, um eine erste Menge von vier Bestehen/Nicht Bestehen-Signalen für die vier Speicherzellen bereitzustellen. Speicher nach Anspruch 1 oder 2, wobei die zweite Prüfschaltung genauso wie die erste Prüfschaltung konfiguriert ist und wobei die dritte Prüfschaltung genauso wie die erste Prüfschaltung konfiguriert ist. Speicher nach einem der Ansprüche 1 bis 3, wobei der Speicher einen dynamischen Direktzugriffsspeicher umfasst. Speicher nach einem der Ansprüche 1 bis 4, wobei der Speicher einen synchronen dynamischen Direktzugriffsspeicher umfasst. Speicher nach einem der Ansprüche 1 bis 4, wobei der Speicher einen synchronen dynamischen Direktzugriffsspeicher mit Doppeldatenrate umfasst. Speicher nach einem der Ansprüche 1 bis 4, wobei der Speicher einen synchronen dynamischen Direktzugriffsspeicher mit Doppeldatenrate Zwei umfasst. Speicher, umfassend:

– eine erste Matrix von Speicherzellen;

– eine Vielzahl von Vergleichsschaltungen, die dafür konfiguriert sind, aus einem Teil der ersten Matrix von Speicherzellen gelesene Daten mit erwarteten Daten für den Teil der ersten Matrix von Speicherzellen zu vergleichen, um eine erste Menge von Bestehen/Nicht Bestehen-Signalen für den Teil der ersten Matrix von Speicherzellen bereitzustellen;

– eine erste Kompressionsschaltung, die dafür konfiguriert ist, die erste Menge von Bestehen/Nicht Bestehen-Signalen zu einem zweiten Bestehen/Nicht Bestehen-Signal zu komprimieren;

– einen Zwischenspeicher, der dafür konfiguriert ist, das zweite Bestehen/Nicht Bestehen-Signal als Reaktion auf ein Daten-gültig-Signal zwischenzuspeichern; und

– eine Zusammenführungsschaltung, die dafür konfiguriert ist, das zweite Bestehen/Nicht Bestehen-Signal mit einem dritten Bestehen/Nicht Bestehen-Signal zusammenzuführen, um ein viertes Bestehen/Nicht Bestehen-Signal bereitzustellen, das den Bestehen/Nicht Bestehen-Status für die erste Matrix von Speicherzellen anzeigt.
Speicher nach Anspruch 8, wobei der Zwischenspeicher einen Flip-Flop-Zwischenspeicher umfasst, der dafür konfiguriert ist, das zweite Bestehen/Nicht Bestehen-Signal als Reaktion auf eine ansteigende Flanke des Datengültig-Signals zwischenzuspeichern. Speicher nach Anspruch 8 oder 9, wobei der Zwischenspeicher dafür konfiguriert ist, das Zwischenspeichern des zweiten Bestehen/Nicht Bestehen-Signals als Reaktion auf nachfolgende Daten-gültig-Signale aufrechtzuerhalten, wenn das zweite Bestehen/Nicht Bestehen-Signal eine nicht bestandene Prüfung anzeigt. Speicher nach einem der Ansprüche 8 bis 10, wobei die Vielzahl von Vergleichsschaltungen vier Vergleichsschaltungen umfasst, die dafür konfiguriert sind, aus vier Speicherzellen gelesene Daten mit erwarteten Daten für die vier Speicherzellen zu vergleichen, um eine erste Menge von vier Bestehen/Nicht Bestehen-Signalen für die vier Speicherzellen bereitzustellen. Speicher nach einem der Ansprüche 8 bis 11, ferner umfassend:

eine zweite Kompressionsschaltung, die dafür konfiguriert ist, das vierte Bestehen/Nicht Bestehen-Signal und ein fünftes Bestehen/Nicht Bestehen-Signal aus einer zweiten Matrix von Speicherzellen zu empfangen und ein globales Bestehen/Nicht Bestehen-Signal für die erste Matrix von Speicherzellen und die zweite Matrix von Speicherzellen bereitzustellen.
Speicher nach Anspruch 12, ferner umfassend:

einen Tristate-Puffer, der dafür konfiguriert ist, das globale Bestehen/Nicht Bestehen-Signal als Reaktion auf ein Freigabesignal zu einer Datenkontaktstelle zu leiten.
Speicher, umfassend:

– Mittel zum Schreiben erwarteter Daten in einen Teil einer Matrix von Speicherzellen;

– Mittel zum Lesen von Daten aus dem Teil der Matrix von Speicherzellen;

– Mittel zum Vergleichen der aus dem Teil der Matrix von Speicherzellen gelesenen Daten mit den erwarteten Daten, um eine Menge von ersten Bestehen/Nicht Bestehen-Signalen für den Teil der Matrix von Speicherzellen bereitzustellen, wobei jede Speicherzelle in dem Teil der Matrix von Speicherzellen ein (Zahlwort) erstes Bestehen/Nicht Bestehen-Signal aufweist;

– Mittel zum Zusammenführen der Menge von ersten Bestehen/Nicht Bestehen-Signalen für den Teil der Matrix von Speicherzellen, um ein zweites Bestehen/Nicht Bestehen-Signal bereitzustellen; und

– Mittel zum Zwischenspeichern des zweiten Bestehen/Nicht Bestehen-Signals als Reaktion auf ein Daten-gültig-Signal.
Speicher nach Anspruch 14, ferner umfassend:

Mittel zum Aufrechterhalten des Zwischenspeichers des zweiten Bestehen/Nicht Bestehen-Signals als Reaktion auf nachfolgende Daten-gültig-Signale, wenn das zweite Bestehen/Nicht Bestehen-Signal eine nicht bestandene Prüfung anzeigt.
Speicher nach Anspruch 14 oder 15, ferner umfassend:

Mittel zum Kombinieren des zwischengespeicherten zweiten Bestehen/Nicht Bestehen-Signals mit einem dritten Bestehen/Nicht Bestehen-Signal für einen anderen Teil der Matrix von Speicherzellen, um ein globales Bestehen/Nicht Bestehen-Signal bereitzustellen.
Speicher nach Anspruch 16, ferner umfassend:

Mittel zum Leiten des globalen Bestehen/Nicht Bestehen-Signals zu einer Datenkontaktstelle.
Verfahren zum Prüfen eines Speichers, wobei das Verfahren umfasst

– Vergleichen von aus einer ersten Menge von Speicherzellen einer ersten Speicherbank gelesenen Daten mit erwarteten Daten für die erste Menge von Speicherzellen, um eine erste Menge von Bestehen/Nicht Bestehen-Signalen für die erste Menge von Speicherzellen bereitzustellen;

– Komprimieren der ersten Menge von Bestehen/Nicht Bestehen-Signalen für die erste Menge von Speicherzellen zu einem zweiten Bestehen/Nicht Bestehen-Signal;

– Zwischenspeichern des zweiten Bestehen/Nicht Bestehen-Signals als Reaktion auf ein Daten-gültig-Signal; und

– Aufrechterhalten des Zwischenspeichers des zweiten Bestehen/Nicht Bestehen-Signals als Reaktion auf nachfolgende Daten-gültig-Signale, wenn das zweite Bestehen/Nicht Bestehen-Signal eine nicht bestandene Prüfung anzeigt.
Verfahren nach Anspruch 18, ferner umfassend:

– Vergleichen von aus einer zweiten Menge von Speicherzellen der ersten Speicherbank gelesenen Daten mit erwarteten Daten für die zweite Menge von Speicherzellen, um eine zweite Menge von Bestehen/Nicht Bestehen-Signalen für die zweite Menge von Speicherzellen bereitzustellen;

– Komprimieren der zweiten Menge von Bestehen/Nicht Bestehen-Signalen für die zweite Menge von Speicherzellen zu einem dritten Bestehen/Nicht Bestehen-Signal;

– Zwischenspeichern des dritten Bestehen/Nicht Bestehen-Signals als Reaktion auf das Daten-gültig-Signal; und

– Aufrechterhalten des Zwischenspeichers des dritten Bestehen/Nicht Bestehen-Signals als Reaktion auf nachfolgende Daten-gültig-Signale, wenn das dritte Bestehen/Nicht Bestehen-Signal eine nicht bestandene Prüfung anzeigt.
Verfahren nach Anspruch 19, ferner umfassend:

Kombinieren des zweiten Bestehen/Nicht Bestehen-Signals und des dritten Bestehen/Nicht Bestehen-Signals, um ein viertes Bestehen/Nicht Bestehen-Signal für die erste Speicherbank bereitzustellen.
Verfahren nach Anspruch 20, ferner umfassend:

– Vergleichen von aus einer dritten Menge von Speicherzellen einer zweiten Speicherbank gelesenen Daten mit erwarteten Daten für die dritte Menge von Speicherzellen, um eine dritte Menge von Bestehen/Nicht Bestehen-Signalen für die dritte Menge von Speicherzellen bereitzustellen;

– Komprimieren der dritten Menge von Bestehen/Nicht Bestehen-Signalen für die dritte Menge von Speicherzellen zu einem fünften Bestehen/Nicht Bestehen-Signal;

– Zwischenspeichern des fünften Bestehen/Nicht Bestehen-Signals als Reaktion auf ein Daten-gültig-Signal; und

– Aufrechterhalten des Zwischenspeichers des fünften Bestehen/Nicht Bestehen-Signals als Reaktion auf nachfolgende Daten-gültig-Signale, wenn das fünfte Bestehen/Nicht Bestehen-Signal eine nicht bestandene Prüfung anzeigt.
Verfahren nach Anspruch 21, ferner umfassend:

– Vergleichen von aus einer vierten Menge von Speicherzellen der zweiten Speicherbank gelesenen Daten mit erwarteten Daten für die vierte Menge von Speicherzellen, um eine vierte Menge von Bestehen/Nicht Bestehen-Signalen für die vierte Menge von Speicherzellen bereitzustellen;

– Komprimieren der vierten Menge von Bestehen/Nicht Bestehen-Signalen für die vierte Menge von Speicherzellen zu einem sechsten Bestehen/Nicht Bestehen-Signal;

– Zwischenspeichern des sechsten Bestehen/Nicht Bestehen-Signals als Reaktion auf das Daten-gültig-Signal; und

– Aufrechterhalten des Zwischenspeichers des sechsten Bestehen/Nicht Bestehen-Signals als Reaktion auf nachfolgende Daten-gültig-Signale, wenn das sechste Bestehen/Nicht Bestehen-Signal eine nicht bestandene Prüfung anzeigt.
Verfahren nach Anspruch 22, ferner umfassend:

Kombinieren des fünften Bestehen/Nicht Bestehen-Signals und des sechsten Bestehen/Nicht Bestehen-Signals, um ein siebtes Bestehen/Nicht Bestehen-Signal für die zweite Speicherbank bereitzustellen.
Verfahren nach Anspruch 23, ferner umfassend:

Kombinieren des vierten Bestehen/Nicht Bestehen-Signals und des siebten Bestehen/Nicht Bestehen-Signals, um ein globales Bestehen/Nicht Bestehen-Signal für die erste Speicherbank und die zweite Speicherbank bereitzustellen.
Verfahren zum Prüfen eines Speichers, wobei das Verfahren umfasst:

– gleichzeitiges Schreiben von erwarteten Daten in Speicherzellen einer Vielzahl von Speicherbänken eines Speichers;

– gleichzeitiges Lesen von Daten aus den Speicherzellen der Vielzahl von Speicherbänken des Speichers;

– gleichzeitges Vergleichen der aus den Speicherzellen gelesenen Daten mit den erwarteten Daten um ein Prüfergebnis für jede Speicherbank bereitzustellen; und

– Kombinieren des Prüfergebnisses für jede Speicherbank in ein globales Prüfergebnis für den Speicher.






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