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Dokumentenidentifikation DE102006022105A1 15.11.2007
Titel ESD-Schutz-Element und ESD-Schutz-Einrichtung zur Verwendung in einem elektrischen Schaltkreis
Anmelder Infineon Technologies AG, 81669 München, DE
Erfinder Gossner, Harald, Dr., 85521 Riemerling, DE;
Russ, Christian, Dr., 86420 Diedorf, DE
Vertreter Viering, Jentschura & Partner, 81675 München
DE-Anmeldedatum 11.05.2006
DE-Aktenzeichen 102006022105
Offenlegungstag 15.11.2007
Veröffentlichungstag im Patentblatt 15.11.2007
IPC-Hauptklasse H01L 23/60(2006.01)A, F, I, 20060511, B, H, DE
Zusammenfassung Ein ESD-Schutz-Element zur Verwendung in einem elektrischen Schaltkreis weist eine Fin-Struktur oder eine vollständig verarmte Silizium-auf-Isolator-Struktur auf. Die Fin-Struktur bzw. die vollständig verarmte Silizium-auf-Isolator-Struktur weist auf: einen ersten Anschluss-Bereich mit einem ersten Leitfähigkeitstyp, einen zweiten Anschluss-Bereich mit einem zu dem ersten Leitfähigkeitstyp entgegengesetzten zweiten Leitfähigkeitstyp sowie eine Mehrzahl von nebeneinander ausgebildeten Body-Bereichen, welche zwischen dem ersten Anschluss-Bereich und dem zweiten Anschluss-Bereich ausgebildet sind. Die Body-Bereiche weisen abwechselnd den ersten Leitfähigkeitstyp und den zweiten Leitfähigkeitstyp auf. Das ESD-Schutz-Element weist mindestens einen Gate-Bereich auf, welcher auf bzw. über mindestens einem der Mehrzahl von Body-Bereichen ausgebildet ist, sowie mindestens eine mit dem mindestens einen Gate-Bereich elektrisch gekoppelte Gate-Steuer-Einrichtung, welche so eingerichtet ist, dass mindestens ein an dem mindestens einen Gate-Bereich angelegtes elektrisches Potential gesteuert werden kann.

Beschreibung[de]

Die Erfindung betrifft ein ESD-Schutz-Element und eine ESD-Schutz-Einrichtung zur Verwendung in einem elektrischen Schaltkreis.

Elektrostatische Entladungen (Electrostatic Discharge, ESD) stellen eine permanente Bedrohung für integrierte Schaltkreise (Integrated Circuit, IC) dar. Bei einem ESD-Ereignis kommt es zu kurzen elektrischen Entladungspulsen, bei denen hohe elektrische Ströme fließen bzw. hohe elektrische Spannungen auftreten. Ein Schutz vor elektrostatischen Entladungen bzw. ESD-Ereignissen ist deshalb für alle elektronischen Bauteile zwingend erforderlich.

Die Entwicklung effizienter ESD-Schutzmechanismen stellt insbesondere beim Einsatz fortgeschrittener Prozesstechnologien wie z.B. FD-SOI-Technologien (Fully Depleted Silicon on Insulator = vollständig an Ladungsträgern verarmte Silizium-auf-Isolator-Struktur) oder FinFET-(Fin Field Effect Transistor = Feldeffekttransistor mit einer Fin- bzw. Steg-Struktur) bzw. MuGFET-Technologien (Multi-Gate Field Effect Transistor = Feldeffekttransistor mit einer Steg-Struktur, bei der ein Kanalbereich mit Hilfe mehrerer Gates von mindestens zwei Seiten aus angesteuert wird) eine wachsende Herausforderung dar, angesichts der immer kleiner werdenden Abmessungen der elektronischen Bauteile und der damit verbundenen zunehmenden Empfindlichkeit gegenüber elektrischen Überspannungen.

Um einen integrierten Schaltkreis vor Schäden zu bewahren, die durch elektrostatische Entladungen hervorgerufen werden, müssen ESD-Schutz-Elemente an jedem Eingangs-/Ausgangs-Anschluss (I/O-Pad) und an jedem Versorgungs-Anschluss (Supply Pad) des IC's installiert werden. Diese Schutz-Elemente müssen sich sofort einschalten, sobald eine Entladung auftritt, und müssen den Voltage Overshoot, d.h. das Überschreiten eines kritischen Spannungswertes, wirksam begrenzen. Gleichzeitig sollten sie durch die Entladung, welche elektrische Ströme mit einer Stromstärke von mehreren Ampere durch die I/O-Einrichtungen und Schutz-Einrichtungen zwingt, selbst nicht beschädigt werden.

Ein bekanntes effizientes ESD-Schutz-Element stellt ein Thyristor (Silicon Controlled Rectifier, SCR) dar, siehe z.B. [1]. Er besteht aus einem n+-Kontakt-Bereich und einem p+-Kontakt-Bereich sowie zwei aneinandergrenzenden niedrig dotierten Bereichen unterschiedlichen Leitfähigkeitstyps (i.e. einem schwach p-dotierten Bereich und einem schwach n-dotierten Bereich) dazwischen, welche so angeordnet sind, dass sich eine pnpn-Vierschichtstruktur mit drei pn-Übergängen ergibt.

1 zeigt beispielhaft eine schematische Querschnittsansicht eines herkömmlichen SCRs 100, welcher in einer SOI-Technologie realisiert ist. Auf einer vergrabenen Oxidschicht 101 (Buried Oxide, BOX) des SCRs 100 sind ein stark p-dotierter (P+) erster Kontakt-Bereich 102 und ein stark n-dotierter (N+) zweiter Kontakt-Bereich 103 ausgebildet. Der erste Kontakt-Bereich 102 wird mittels eines ersten elektrischen Kontakts 102a elektrisch kontaktiert, und der zweite Kontakt-Bereich 103 wird mittels eines zweiten elektrischen Kontakts 103a elektrisch kontaktiert. Der erste Kontakt-Bereich 102 und der erste elektrische Kontakt 102a bilden eine Anode (in 1 durch "Anode" gekennzeichnet) des SCRs 100, während der zweite Kontakt-Bereich 103 und der zweite elektrische Kontakt 103a eine Kathode des SCRs 100 bilden (in l durch "Cathode" gekennzeichnet). Zwischen dem ersten Kontakt-Bereich 102 und dem zweiten Kontakt-Bereich 103 sind ein schwach n-dotierter (N-) erster Body-Bereich 104 und ein schwach p-dotierter (P-) zweiter Body-Bereich 105 ausgebildet.

Anschaulich kann der SCR 100 aufgefasst werden als zwei ineinander verschränkte Bipolartransistoren unterschiedlichen Typs, d.h. als ein pnp-Transistor (gebildet aus dem ersten Kontakt-Bereich 102 (P+), dem ersten Body-Bereich 104 (N-) und dem zweiten Body-Bereich 105 (P-)) und ein npn-Transistor (gebildet aus dem ersten Body-Bereich 104 (N-), dem zweiten Body-Bereich 105 (P-) und dem zweiten Kontakt-Bereich 103 (N+)), wobei der Kollektor des pnp-Transistors die Basis des npn-Transistors bildet und umgekehrt.

Obwohl ein Thyristor bzw. SCR hinsichtlich des Entladungsstromes sehr robust ist und auch bei hohen Strompegeln eine niedrige Klemmspannung ermöglicht, besteht bei der Entwicklung eines auf einem SCR basierenden ESD-Schutz-Elementes typischerweise die Herausforderung darin, eine Auslöse-Spannung bzw. Trigger-Spannung Vt1 des SCRs zu erreichen, welche niedrig genug ist, um einen parallel zu dem SCR geschalteten Schaltkreis zu schützen.

In Bulk-CMOS-Technologien (CMOS: Complementary Metal Oxide Semiconductor) stehen dafür zum Beispiel LVTSCRs (Low Voltage Triggered SCR), d.h. SCRs mit einer niedrigen Trigger-Spannung Vt1, oder extern getriggerte SCRs (z.B. Diode Triggered Silicon Controlled Rectifier, DTSCR) als Lösung zur Verfügung.

Im Folgenden wird unter Bezugnahme auf die 2 bis 5B ein kurzer Überblick über herkömmliche, auf SCR-Elementen beruhende ESD-Schutz-Einrichtungen gegeben.

2 zeigt eine Querschnittsansicht eines SCRs 200 mit einer niedrigen Trigger-Spannung, d.h. eines LVTSCRs (Low Voltage Triggered SCR), welcher in SOI-Technologie ausgebildet ist, siehe [2]. Die niedrige Trigger-Spannung wird mit Hilfe eines P+-Trigger-Diffusions-Bereiches 245 erreicht, welcher eingefügt ist in eine auf einer vergrabenen Oxidschicht (Buried Oxide, BOX) 201 ausgebildete Vierschicht-SCR-Struktur (bestehend aus einer P+-Anode 202, einem N-Wannen-Bereich 204, einem P-Wannen-Bereich 205 und einer in dem P-Wannen-Bereich 205 ausgebildeten N+-Kathode 203). In dem N-Wannen-Bereich 204 ist ein N+-Bereich 212 ausgebildet, wobei der N+-Bereich 212 und die P+-Anode 202 mittels eines gemeinsamen ersten elektrischen Kontakts 202a elektrisch kontaktiert werden. Neben dem P-Wannen-Bereich 205 bzw. neben der N+-Kathode 203 ist ein P+-Bereich 213 ausgebildet, wobei der P+-Bereich 213 und die N+-Kathode 203 mittels eines gemeinsamen zweiten elektrischen Kontakts 203a elektrisch kontaktiert werden. Die SCR-Struktur 200 ist seitlich durch STI-Bereiche 211 (Shallow Trench Isolation) isoliert, und die vergrabene Oxidschicht 201 ist auf einem Silizium-Substrat 220 ausgebildet.

Die Trigger-Diffusion basiert auf der niedrigen Durchbruchsspannung, welche an dem pn-Übergang zwischen dem in dem N-Wannen-Bereich 204 ausgebildeten N+-Bereich 212 und dem P+-Trigger-Diffusions-Bereich 245 auftritt.

Ein Nachteil des in 2 gezeigten SCRs 200 besteht darin, dass es sich um ein mit einem hohen Leckstrom behaftetes Device handelt, welches eine nahezu niederohmige Device-Charakteristik aufweisen kann.

Ein weiterer Nachteil besteht darin, dass der SCR 200 einen relativ großen lateralen Abstand zwischen dem P+-Anoden-Diffusions-Bereich 202 und dem N+-Kathoden-Diffusions-Bereich 203 aufweist, was zu einer relativ langen Einschaltzeit des SCRs 200 führt und somit dazu, dass die gezeigte SCR-Struktur 200 als ESD-Schutz-Element eher ungeeignet ist, da bei ESD-Ereignissen normalerweise eine sehr kurze Ansprechzeit (response time) eines ESD-Schutz-Elementes erforderlich ist. Ferner ist eine prozesstechnische Realisierung des SCRs 200 sehr kompliziert, da zweierlei hoch dotierte Zonen für jeweils N+ und P+ erforderlich sind (je eine flache und eine tiefe Dotierung).

Unabhängig von den oben erwähnten Nachteilen des SCRs 200 kann die beschriebene Querschnittsstruktur 200 nicht in einer FD-SOI-Technologie bzw. MuGFET-Technologie realisiert werden.

3A zeigt einen Querschnitt einer anderen, in [3] beschriebenen, SOI-SCR-Struktur 300, welche auf einer vergrabenen Oxidschicht (BOX) 301 und seitlich durch STI-Bereiche 311 begrenzt einen N-Wannen-Bereich 304 (NW) und einen neben dem N-Wannen-Bereich 304 ausgebildeten P-Wannen-Bereich 305 (PW) aufweist. In dem N-Wannen-Bereich 304 ist ein stark p-dotierter (p+) Anoden-Diffusions-Bereich 302 ausgebildet, welcher mittels eines elektrischen Kontaktes "ANODE" elektrisch kontaktiert wird. In dem P-Wannen-Bereich 305 sind ein stark n-dotierter (n+) Kathoden-Diffusions-Bereich 303 sowie ein stark p-dotierter (p+) Bereich 313 ausgebildet, welche mittels eines gemeinsamen elektrischen Kontaktes "CATHODE" elektrisch kontaktiert werden. Ferner ist auf dem P-Wannen-Bereich 305 ein Gate 307 ausgebildet, welches eine elektrisch isolierende Schicht 307' und eine auf der elektrisch isolierenden Schicht 307' ausgebildete elektrisch leitende Schicht 307'' aufweist, wobei das Gate 307 zwischen dem Kathoden-Diffusions-Bereich 303 und dem stark p-dotierten Bereich 313 ausgebildet ist.

Bei der in 3A gezeigten SCR-Struktur 300 wird der im Zusammenhang mit 2 beschriebene Nachteil der langsamen Reaktionszeit dadurch überwunden, dass die P+-Anode 302 und die N+-Kathode 303 einen geringeren lateralen Abstand aufweisen. Die Trigger-Spannung ist jedoch auch hier relativ hoch aufgrund der hohen Durchbruchsspannung an dem pn-Übergang zwischen dem N-Wannen-Bereich 304 und dem P-Wannen-Bereich 305.

Die Trigger-Spannung des in 3A gezeigten SCRs 300 lässt sich (wie aus CMOS-Bulk-Technologien wohlbekannt ist, vgl. z.B. [4]) dadurch verringern, dass die Standard-LVTSCR-Struktur auf die SOI-Struktur des SCRs 300 übertragen wird, was in 3B gezeigt ist (vgl. [3]).

3B zeigt einen SOI-LVTSCR 350 (d.h. einen SCR auf SOI-Basis mit einer niedrigen Trigger-Spannung) welcher sich von dem SOI-SCR 300 der 3A im Wesentlichen dadurch unterscheidet, dass i) in dem N-Wannen-Bereich 304 zusätzlich zu dem (p+)-Anoden-Diffusions-Bereich 302 ein erster stark n-dotierter (n+) Bereich 312 ausgebildet ist, wobei der Anoden-Diffusions-Bereich 302 und der erste stark n-dotierte Bereich 312 gemeinsam mittels des elektrischen Kontaktes "ANODE" elektrisch kontaktiert werden, dass ii) ein zweiter stark n-dotierter (n+) Bereich 345 in einem oberen Teilbereich des Übergangs zwischen dem N-Wannen-Bereich 304 und dem P-Wannen-Bereich 305 ausgebildet ist, dass iii) das auf dem P-Wannen-Bereich 305 ausgebildete Gate 307 zwischen dem zweiten stark n-dotierten Bereich 345 und dem (n+)-Kathoden-Diffusions-Bereich 303 ausgebildet ist, und dass iv) das Gate 307 mittels des elektrischen Kontakts "CATHODE" elektrisch kontaktiert wird.

Der in 3B gezeigte SOI-LVTSCR 350 weist im Vergleich zu dem in 3A gezeigten SOI-SCR 300 größere interne Abstände auf (z.B. zwischen dem (p+)-Anoden-Diffusions-Bereich 302 und dem (n+)-Kathoden-Diffusions-Bereich 303), was wiederum (ähnlich wie bei dem im Zusammenhang mit 2 beschriebenen SCR 200) zu einer erhöhten Reaktionszeit des SCRs 350 führt.

Ebenso wie der in 2 gezeigte SCR 200 können auch der in 3A dargestellte SCR 300 bzw. der in 3B dargestellte LVTSCR 350 nicht in einer FD-SOI-Technologie oder einer MuGFET-Technologie realisiert werden. Dies liegt daran, dass in einer FD-SOI-Technologie (bzw. MugFET-Technologie) die hochdotierten (N+ bzw. P+) Kontakt-Bereiche bis zur vergrabenen Oxidschicht (BOX) hinunterreichen, so dass keine Wannen-Kontakte realisierbar sind.

4A zeigt eine Querschnittsansicht einer anderen herkömmlichen LVTSCR-Einrichtung 400, welche in [5] beschrieben ist. Die gezeigte LVTSCR-Einrichtung 400 wird mittels eines PD-SOI-CMOS-Prozesses (PD-SOI: Partially Depleted Silicon on Insulator = teilweise an Ladungsträgern verarmte Silizium-auf-Isolator-Struktur) gebildet und weist eine auf einem Halbleitersubstrat 420 ausgebildete vergrabene Oxidschicht 401 auf. Eine Schicht aus Silizium-Material (nicht nummeriert) ist über der Oxidschicht 401 gebildet und weist einen N-Wannen-Bereich 404 (N-WELL) sowie einen P-Wannen-Bereich 405 (P-WELL), welcher an den N-Wannen-Bereich 404 angrenzt, auf.

Ein erster stark dotierter p-Typ-Teilbereich 413 und ein erster stark dotierter n-Typ-Teilbereich 403 sind in dem P-Wannen-Bereich 405 ausgebildet und sind von der Oxidschicht 401 räumlich getrennt. Der erste p-Typ-Teilbereich 413 weist eine Dotierstoffkonzentration auf, welche höher ist als die des P-Wannen-Bereiches 405.

Ein zweiter stark dotierter p-Typ-Teilbereich 402 und ein zweiter stark dotierter n-Typ-Teilbereich 412 sind in dem N-Wannen-Bereich 404 ausgebildet und sind von der Oxidschicht 401 räumlich getrennt. Der zweite n-Typ-Teilbereich 412 weist eine Dotierstoffkonzentration auf, welche höher ist als die des N-Wannen-Bereiches 404.

Der zweite p-Typ-Teilbereich 402, der N-Wannen-Bereich 404, der P-Wannen-Bereich 405 und der erste n-Typ-Teilbereich 403 bilden zusammen eine SCR-Struktur. Der erste p-Typ-Teilbereich 413 und der erste n-Typ-Teilbereich 403 bilden eine Kathode 433 ("CATHODE") der SCR-Einrichtung 400, während der zweite p-Typ-Teilbereich 402 und der zweite n-Typ-Teilbereich 412 eine Anode 432 ("ANODE") der SCR-Einrichtung 400 bilden. Sowohl die Kathode 433 als auch die Anode 432 empfangen einen ESD-Strom.

Ein dritter n-Typ-Teilbereich 442 ist in dem P-Wannen-Bereich 405 gebildet und ist von dem ersten n-Typ-Teilbereich 403 räumlich getrennt, wobei der erste n-Typ-Teilbereich 403 und der dritte n-Typ-Teilbereich 442 jeweils einen Source/Drain-Bereich eines NMOS-Transistors (nicht nummeriert) definieren. Der NMOS-Transistor weist ferner einen vierten n-Typ-Teilbereich 418 und einen fünften n-Typ-Teilbereich 424 auf. Der erste n-Typ-Teilbereich 403 weist eine höhere Dotierstoff-Konzentration auf als der vierte n-Typ-Teilbereich 418 und bildet mit diesem zusammen einen ersten Source/Drain-Bereich des NMOS-Transistors. Der dritte n-Typ-Teilbereich 442 weist eine höhere Dotierstoff-Konzentration auf als der fünfte n-Typ-Teilbereich 424 und bildet mit diesem zusammen einen zweiten Source/Drain-Bereich des NMOS-Transistors. Der NMOS-Transistor weist ferner ein Gate-Oxid 407a' auf, welches über dem P-Wannen-Bereich 405 gebildet ist. Der NMOS-Transistor weist weiterhin ein Gate 407a'' auf, welches über dem Gate-Oxid 407a' und zwischen den n-Typ-Teilbereichen 418 und 424 ausgebildet ist, sowie eine leitende Polyzid-Schicht 407a''', welche über dem Gate 407a'' ausgebildet ist. Ferner sind Seitenwand-Spacer (nicht nummeriert) auf den Seiten des Gates 407a'' ausgebildet. In ähnlicher Weise ist ein dritter p-Typ-Teilbereich 444 in dem N-Wannen-Bereich 404 ausgebildet und ist von dem zweiten p-Typ-Teilbereich 402 räumlich getrennt, wobei der zweite p-Typ-Teilbereich 402 und der dritte p-Typ-Teilbereich 444 jeweils einen Source/Drain-Bereich eines PMOS-Transistors (nicht nummeriert) definieren.

Der PMOS-Transistor weist einen vierten p-Typ-Teilbereich 428 und einen fünften p-Typ-Teilbereich 430 auf. Der dritte p-Typ-Teilbereich 444 weist eine höhere Dotierstoff-Konzentration auf als der vierte p-Typ-Teilbereich 428 und bildet mit diesem zusammen einen ersten Source/Drain-Bereich des PMOS-Transistors. Der zweite p-Typ-Teilbereich 402 weist eine höhere Dotierstoff-Konzentration auf als der fünfte p-Typ-Teilbereich 430 und bildet mit diesem zusammen einen zweiten Source/Drain-Bereich des PMOS-Transistors. Der PMOS-Transistor weist ferner ein Gate-Oxid 407b' auf, welches über dem N-Wannen-Bereich 404 ausgebildet ist. Der PMOS-Transistor weist außerdem ein über dem Gate-Oxid 407b' und zwischen den p-Typ-Teilbereichen 428 und 430 ausgebildetes Gate 407b'' auf, und ein Polyzid 407b''' ist über dem Gate 407b'' ausgebildet. Ferner sind Seitenwand-Spacer (nicht nummeriert) auf den Seiten des Gates 407b'' ausgebildet. Die LVTSCR-Einrichtung 400 wird durch auf der Oxid-Schicht 401 gebildete flache Grabenisolations-Bereiche 411 (Shallow Trench Isolation, STI) lateral elektrisch isoliert.

4B zeigt eine Querschnittsansicht einer anderen herkömmlichen LVTSCR-Einrichtung 450, welche in [6] beschrieben ist, und welche sich von der in 4A gezeigten LVTSCR-Einrichtung 400 im Wesentlichen dadurch unterscheidet, dass anschaulich der in dem N-Wannen-Bereich 404 der LVTSCR-Einrichtung 400 ausgebildete PMOS-Transistor bei der LVTSCR-Einrichtung 450 durch einen NMOS-Transistor ersetzt ist. Der NMOS-Transistor weist einen ersten Source/Drain-Bereich (gebildet aus einem (N+)-Bereich 451 und einem (N-)-Bereich 452), einen zweiten Source/Drain-Bereich (gebildet aus einem (N+)-Bereich 454 und einem (N-)-Bereich 453), sowie einen Gate-Bereich (mit einem Gate-Oxid 457b' und einem Gate 457b'') auf. Der zwischen den beiden Gates der LVTSCR-Einrichtung 450 ausgebildete (N+)-Bereich 451 dient sowohl (zusammen mit dem (N-)-Bereich 424) als zweiter Source/Drain-Bereich des in dem P-Wannen-Bereich 405 ausgebildeten NMOS-Transistors als auch (zusammen mit dem (N-)-Bereich 452) als erster Source/Drain-Bereich des in dem N-Wannen-Bereich 404 ausgebildeten NMOS-Transistors.

Bei den in 4A und 4B gezeigten LVTSCR-Einrichtungen 400 bzw. 450 wird die Trigger-Spannung durch einen ESD-Detektor und nachfolgende Pufferstufen verringert (siehe [5] und [6]). Ähnlich wie bei einer Bulk-CMOS-Technologie wird bei den gezeigten Einrichtungen die steigende Flanke eines ESD-Pulses dazu verwendet, die SCR-Strukturen der LVTSCR-Einrichtungen 400 bzw. 450 zu triggern (mit Hilfe der Gate-Kontakte G1 bzw. G2). Die intrinsischen SCR-Strukturen der LVTSCR-Einrichtungen 400 bzw. 450 sind jeweils zusammengesetzt aus dem N-Wannen-Bereich (N-Well) 404, dem P-Wannen-Bereich (P-Well) 405, und aus hoch-dotierten Diffusions-Bereichen 402 bzw. 403, welche durch MOS-Gates räumlich getrennt sind.

Wie bei den im Zusammenhang mit 2 und 3B beschriebenen SCR-Einrichtungen 200 bzw. 350 können die verhältnismäßig großen Abstände zwischen dem Anoden-Bereich 432 und dem Kathoden-Bereich 433 dazu führen, dass die LVTSCR-Einrichtungen 400 bzw. 450 eine nicht optimale Triggerzeit aufweisen.

Ferner können die Body-Kontakte der in 4A und 4B gezeigten Einrichtungen nicht in einer FD-SOI-Technologie oder einer MuGFET-Technologie realisiert werden. Der in 4B gezeigte (N+)-Bereich 451 zwischen den Gates vermindert die Bipolar-Verstärkung und verhindert das regenerative Verhalten (bzw. die positive Rückkopplung) des SCRs 450, was zu einem ungünstigen ESD-Verhalten führt.

5A zeigt ein auf einer PD-SOI-Technologie basierendes Layout eines SCRs 500, wie er in [7] beschrieben ist, und 5B zeigt eine Querschnittsansicht des SCRs 500 entlang der in 5A dargestellten gestrichelten Linie A-A'. Auf einer vergrabenen Oxidschicht (BOX) 501 ist ein aktiver Bereich 512 (der SCR-Bereich) definiert, welcher lateral durch eine flache Grabenisolation 511 (Shallow Trench Isolation, STI) elektrisch isoliert ist. Der aktive Bereich 512 weist zwei stark p-dotierte (P+) Anoden-Segmente 502 auf, welche mittels mehrerer erster elektrischer Kontakte 502a elektrisch kontaktiert werden, sowie zwei stark n-dotierte (N+) Kathoden-Segmente 503, welche mittels mehrerer zweiter elektrischer Kontakte 503a elektrisch kontaktiert werden. Der Abstand zwischen Anode 502 und Kathode 503 ist in 4B durch den mit LAC bezeichneten Doppelpfeil gekennzeichnet. Der SCR 500 weist ferner einen N-Wannen-Bereich 504 (Nwell) und einen angrenzenden P-Wannen-Bereich 505 (Pwell) auf, welche in dem aktiven Bereich 512 zwischen Anode 502 und Kathode 503 ausgebildet sind. Der N-Wannen-Bereich 504 wird mittels eines zwischen den beiden Anoden-Segmenten 502 ausgebildeten ersten Trigger-Taps G2, welches zwei dritte elektrische Kontakte 504a aufweist, elektrisch kontaktiert, und der P-Wannen-Bereich 505 wird mittels eines zwischen den beiden Kathoden-Segmenten 503 ausgebildeten zweiten Trigger-Taps G1, welches zwei vierte elektrische Kontakte 505a aufweist, elektrisch kontaktiert. Bei der Herstellung des in 5A und 5B gezeigten SCRs 500 wird in dem durch den Pfeil SB gekennzeichneten Bereich 510 eine Silizidierung blockiert, um einen Kurzschluss zwischen Anode 502 und Kathode 503 zu verhindern.

Eine Realisierung des in 5A und 5B gezeigten PD-SOI-SCR-Designs in einer FD-SOI-Technologie ist problematisch, da aufgrund der Verarmung des Body-Bereiches in FD-SOI die Kontrolle über den Basis-Bereich des npn-Transistors (i.e. den P-Wannen-Bereich 505) mittels des Kontaktes G1 bzw. die Kontrolle über den Basis-Bereich des pnp-Transistors (i.e. den N-Wannen-Bereich 504) mittels des Kontaktes G2 nur sehr schwach sein wird. Das in 5A und 5B gezeigte Design ist daher für eine Implementierung eines FD-SOI-SCRs nicht geeignet.

Herkömmliche SCR-Strukturen bzw. LVTSCR-Strukturen wie die oben beschriebenen lassen sich nicht problemlos in einer FDSOI-Technologie oder einer MuGFET-Technologie realisieren, da in diesen Technologien die niedrig dotierten Body-Bereiche durch die N+-Implantationen bzw. P+-Implantationen vollständig separiert sind. Ein Problem bei der Realisierung eines herkömmlichen SCRs, welcher mittels Steuerung des Potentials der niedrig dotierten Basis-Bereiche getriggert wird, in einer FD-SOI-Technologie bzw. einer MuGFET-Technologie besteht zum Beispiel darin, dass, da die N+/P+-Implantationen in einer FD-SOI-Technologie bzw. einer MuGFET-Technologie bis zum Boden der Siliziumschicht (bzw. bis zur vergrabenen Oxidschicht) hinunterreichen, die niedrig dotierten Body-Bereiche in diesen Technologien nicht in herkömmlicher Weise kontaktiert werden können.

Mit anderen Worten lässt sich zum Beispiel eine herkömmliche SOI-SCR-Struktur nicht in eine MuGFET-Technologie übertragen, da eine Kontaktierung der Body-Bereiche in einer Fin-Struktur äußerst schwierig bzw. aufwändig ist, was anhand der 6 und 7 verdeutlicht wird.

6 zeigt ein schematisches Layout einer herkömmlichen SCR-Struktur 600, wie sie gemäß einer Standard-MuGFET-Technologie realisiert würde. Mit anderen Worten zeigt 6 eine herkömmliche SCR-Struktur, sinngemäß übertragen auf eine Standard-MuGFET-Technologie.

Der SCR 600 weist eine Multi-Fin-Struktur 608 mit einer Mehrzahl von parallel geschalteten Fin-Strukturen (Finnen) 609 auf, wobei jede Finne 609 einen stark p-dotierten (P+) ersten Kontakt-Bereich 602 und einen stark n-dotierten (N+) zweiten Kontakt-Bereich 603 sowie einen schwach n-dotierten (N-) ersten Body-Bereich 604 und einen schwach p-dotierten (P-) zweiten Body-Bereich 605 aufweist. Die ersten Kontakt-Bereiche 602 der Fin-Strukturen 609 werden mittels mehrerer erster elektrischer Kontakte 602a gemeinsam elektrisch kontaktiert, und die zweiten Kontakt-Bereiche 603 der Fin-Strukturen 609 werden mittels mehrerer zweiter elektrischer Kontakte 603a gemeinsam elektrisch kontaktiert. Die ersten Kontakt-Bereiche 602 bilden zusammen mit den ersten elektrischen Kontakten 602a eine Anode (durch "Anode" in 6 gekennzeichnet) des SCRs 600, während die zweiten Kontakt-Bereiche 603 zusammen mit den zweiten elektrischen Kontakten 603a eine Kathode (durch "Cathode" in 6 gekennzeichnet) des SCRs 600 bilden. Um einen Kurzschluss zwischen dem ersten Kontakt-Bereich 602 und dem zweiten Kontakt-Bereich 603 einer Fin-Struktur 609 zu verhindern, muss eine Silizidierung innerhalb des durch die gestrichelte Linie 610 gekennzeichneten Bereiches blockiert werden.

Wie aus 6 zu erkennen ist, ist in dem Standard-MuGFET-Design jeder erste Body-Bereich 604 bzw. jeder zweite Body-Bereich 605 des SCRs 600 vollständig isoliert. Mit anderen Worten sind die schwach n-dotierten (N-) ersten Body-Bereiche 604 der einzelnen Fin-Strukturen 609 gegenseitig voneinander isoliert. Ebenso sind die schwach p-dotierten (P-) zweiten Body-Bereiche 605 gegenseitig voneinander isoliert. Eine elektrische Kontaktierung der ersten Body-Bereiche 604 bzw. der zweiten Body-Bereiche 605 des SCRs 600 ist daher bei dem in 6 gezeigten Standard-MuGFET-Design nicht möglich.

7 zeigt einen SCR 700 mit einem modifizierten MuGFET-Design, welches ein Kontaktieren der schwach p-dotierten zweiten Body-Bereiche 605 ermöglicht. Der SCR 700 weist eine schwach p-dotierte (P-) Kontakt-Struktur 705' auf, welche zwischen zwei Fin-Strukturen 609 ausgebildet ist und die jeweiligen schwach p-dotierten (P-) zweiten Body-Bereiche 605 der Fin-Strukturen 609 seitlich kontaktiert. Die Kontakt-Struktur 705' ist ferner mit einem dritten stark p-dotierten (P+) Kontakt-Bereich 705'' gekoppelt, welcher mittels dritter elektrischer Kontakte 705a elektrisch kontaktiert wird.

Mit Hilfe der Kontakt-Struktur 705', des dritten Kontakt-Bereiches 705'' und der dritten elektrischen Kontakte 705aist ein Kontaktieren der zweiten Body-Bereiche 605 des SCRs 700 ermöglicht (in 7 durch "Body contact" gekennzeichnet). Ein Nachteil des in 7 gezeigten modifizierten MuGFET-Designs besteht jedoch offensichtlich darin, dass das modifizierte MuGFET-Design, verglichen mit dem in 6 gezeigten Standard-MuGFET-Design, einen erheblich höheren Flächenbedarf aufweist. Ferner macht das in 7 gezeigte Design eine wirkungsvolle Anknüpfung eines externen Triggersignals ineffizient.

Zusammenfassend kann gesagt werden, dass ESD-Schutzelemente auf der Basis von Thyristoren bzw. SCRs (Silicon Controlled Rectifier) für Bulk-Technologien und teilweise verarmte SOI-Technologien (Partially Depleted Silicon on Insulator, PD-SOI) bekannt sind, siehe z.B. [1] bis [7]. Die bekannten SCR-Strukturen lassen sich jedoch nicht für eine FD-SOI-Technologie oder eine MuGFET-Technologie verwenden, da in diesen Technologien entweder überhaupt kein Kontakt des Bodys möglich ist (vgl. die Diskussion im Zusammenhang mit 6), oder nur eine sehr schwache Kontrolle (Steuerung) der Basis-Bereiche möglich ist (vgl. die Diskussion im Zusammenhang mit 5A und 5B), wobei ein dafür notwendiges Device-Design außerdem einen stark erhöhten Flächenbedarf des Schutz-Elements mit sich bringt (vgl. die Diskussion im Zusammenhang mit 7).

Aufgrund der oben genannten Schwierigkeiten werden SCRs daher in der Regel nicht in einer FD-SOI-Technologie bzw. MuGFET-Technologie verwendet.

Der Erfindung liegt das Problem zugrunde, ein auf einer SCR-Struktur basierendes ESD-Schutz-Element bereitzustellen, welches in einer MuGFET-Technologie bzw. einer FD-SOI-Technologie realisiert werden kann.

Das Problem wird gelöst durch ein ESD-Schutz-Element und eine ESD-Schutz-Einrichtung zur Verwendung in einem elektrischen Schaltkreis mit den Merkmalen gemäß den unabhängigen Patentansprüchen.

Beispielhafte Ausgestaltungen der Erfindung ergeben sich aus den abhängigen Patentansprüchen. Die weiteren Ausgestaltungen der Erfindung, die im Zusammenhang mit dem ESD-Schutz-Element beschrieben sind, gelten sinngemäß auch für die ESD-Schutz-Einrichtung.

Es wird ein ESD-Schutz-Element zur Verwendung in einem elektrischen Schaltkreis bereitgestellt. Das ESD-Schutzelement weist eine Fin-Struktur auf, welche aufweist: einen ersten Anschluss-Bereich mit einem ersten Leitfähigkeitstyp, einen zweiten Anschluss-Bereich mit einem zu dem ersten Leitfähigkeitstyp entgegengesetzten zweiten Leitfähigkeitstyp sowie eine Mehrzahl von nebeneinander ausgebildeten Body-Bereichen, welche zwischen dem ersten Anschluss-Bereich und dem zweiten Anschluss-Bereich ausgebildet sind. Die Body-Bereiche weisen abwechselnd den ersten Leitfähigkeitstyp und den zweiten Leitfähigkeitstyp auf. Das ESD-Schutz-Element weist ferner mindestens einen Gate-Bereich auf, welcher auf bzw. über mindestens einem der Mehrzahl von Body-Bereichen ausgebildet ist. Außerdem weist das ESD-Schutz-Element mindestens eine mit dem mindestens einen Gate-Bereich elektrisch gekoppelte Gate-Steuer-Einrichtung auf, welche so eingerichtet ist, dass mindestens ein an dem mindestens einen Gate-Bereich angelegtes elektrisches Potential gesteuert werden kann.

Weiterhin wird ein ESD-Schutz-Element zur Verwendung in einem elektrischen Schaltkreis bereitgestellt, welches eine vollständig verarmte Silizium-auf-Isolator-Struktur aufweist. Die vollständig verarmte Silizium-auf-Isolator-Struktur weist auf: einen ersten Anschluss-Bereich mit einem ersten Leitfähigkeitstyp, einen zweiten Anschluss-Bereich mit einem zu dem ersten Leitfähigkeitstyp entgegengesetzten zweiten Leitfähigkeitstyp sowie eine Mehrzahl von nebeneinander ausgebildeten Body-Bereichen, welche zwischen dem ersten Anschluss-Bereich und dem zweiten Anschluss-Bereich ausgebildet sind. Die Body-Bereiche weisen abwechselnd den ersten Leitfähigkeitstyp und den zweiten Leitfähigkeitstyp auf. Das ESD-Schutz-Element weist ferner mindestens einen Gate-Bereich auf, welcher auf bzw. über mindestens einem der Mehrzahl von Body-Bereichen ausgebildet ist. Außerdem weist das ESD-Schutz-Element mindestens eine mit dem mindestens einen Gate-Bereich elektrisch gekoppelte Gate-Steuer-Einrichtung auf, welche so eingerichtet ist, dass mindestens ein an dem mindestens einen Gate-Bereich angelegtes elektrisches Potential gesteuert werden kann, derart, dass das ESD-Schutz-Element während eines ersten Betriebszustandes des elektrischen Schaltkreises einen hohen elektrischen Widerstand aufweist, und dass das ESD-Schutz-Element während eines zweiten, durch den Eintritt eines ESD-Ereignisses gekennzeichneten, Betriebszustandes des elektrischen Schaltkreises einen niedrigeren elektrischen Widerstand aufweist.

Es wird ferner eine ESD-Schutz-Einrichtung zur Verwendung in einem elektrischen Schaltkreis bereitgestellt. Die ESD-Schutz-Einrichtung weist mindestens ein ESD-Schutz-Element auf, welches parallel zu mindestens einem vor einem ESD-Ereignis zu schützenden Element des elektrischen Schaltkreises geschaltet ist.

Ein Aspekt der Erfindung kann darin gesehen werden, dass ein Device-Design und ein Auslösemechanismus (Trigger-Mechanismus) für ein auf einem SCR (Silicon Controlled Rectifier) basierendes ESD-Schutzelement bereitgestellt werden, welches Device-Design bzw. welcher Trigger-Mechanismus in einer MuGFET-Technologie (Multi Gate Field Effect Transistor) bzw. in einer FD-SOI-Technologie (Fully Depleted Silicon on Insulator) realisiert werden können.

Mit anderen Worten wird ein SCR-ESD-Schutz-Element bereitgestellt, welches mittels eines Standard-FD-SOI-Prozess-Flusses oder eines Standard-MuGFET-Prozess-Flusses, bei dem eine Silizid-Blockierung verfügbar ist, realisiert werden kann, ohne dass z.B. eine zusätzliche Maske erforderlich wäre. Ein weiterer Vorteil des vorgeschlagenen Device-Designs kann darin gesehen werden, dass die SCR-Struktur des ESD-Schutz-Elementes keinen stark erhöhten Flächenbedarf aufweist, im Gegensatz z.B. zu der in 7 gezeigten Struktur.

Ein Aspekt der Erfindung kann darin gesehen werden, dass eine Trigger-Steuerung des ESD-Schutz-Elementes mit Hilfe eines oder mehrerer Gate-Bereiche (Steuer-Gates) erfolgt, welche Gate-Bereiche auf bzw. über einem oder mehreren Body-Bereichen des ESD-Schutz-Elementes ausgebildet sind. Somit ist es nicht erforderlich, die Body-Bereiche (auch Floating-Body-Bereiche, d.h. Body-Bereiche mit "freischwebendem" elektrischen Potential, genannt) elektrisch zu kontaktieren. Das mindestens eine Gate des ESD-Schutz-Elementes ist mit mindestens einer Gate-Steuer-Einrichtung gekoppelt, mit deren Hilfe mindestens ein an dem mindestens einen Gate angelegtes elektrisches Potential gesteuert werden kann, wodurch wiederum das Oberflächenpotential des bzw. der Body-Bereiche, auf bzw. über welchem(n) Body-Bereich(en) das mindestens eine Gate ausgebildet ist, gesteuert werden kann.

Bei einem ESD-Schutz-Element, welches eine Fin-Struktur aufweist, kann die mindestens eine Gate-Steuer-Einrichtung so eingerichtet sein, dass mit Hilfe der mindestens einen Gate-Steuer-Einrichtung das mindestens eine an dem mindestens einen Gate-Bereich angelegte elektrische Potential derart gesteuert werden kann, dass das ESD-Schutz-Element während eines ersten Betriebszustandes des elektrischen Schaltkreises einen hohen elektrischen Widerstand aufweist, und dass das ESD-Schutz-Element während eines zweiten, durch den Eintritt eines ESD-Ereignisses gekennzeichneten, Betriebszustandes des elektrischen Schaltkreises einen niedrigeren elektrischen Widerstand aufweist.

Mittels des Ansteuerns des mindestens einen Gate-Bereiches kann eine Triggerung der SCR-Struktur des ESD-Schutz-Elementes erreicht werden, wobei der mindestens eine Gate-Bereich und die mindestens eine mit dem mindestens einen Gate-Bereich elektrisch gekoppelte Gate-Steuer-Einrichtung so eingerichtet sein können, dass eine einheitliche (uniforme) Triggerung des ESD-Schutz-Elementes erreicht werden kann und somit zum Beispiel eine niedrige Klemmspannung und/oder eine hohe ESD-Robustheit des ESD-Schutz-Elementes. Dadurch kann das ESD-Schutz-Element zum Schutz von sehr empfindlichen Schaltkreis-Komponenten wie z.B. dünnen Gate-Oxiden verwendet werden.

Gemäß einer anderen Ausgestaltung der Erfindung weisen der erste Anschluss-Bereich (im Folgenden auch erster Kontakt-Bereich genannt) und/oder der zweite Anschluss-Bereich (im Folgenden auch zweiter Kontakt-Bereich genannt) und/oder mindestens einer der Mehrzahl von Body-Bereichen Silizium-Material auf. Mit anderen Worten können der erste Anschluss-Bereich und/oder der zweite Anschluss-Bereich und/oder mindestens einer der Mehrzahl von Body-Bereichen aus einer Silizium-Schicht gebildet sein, welche Silizium-Schicht beispielsweise auf einer vergrabenen Oxidschicht (Buried Oxide, BOX), z.B. einer Siliziumdioxid-Schicht, gebildet sein kann.

Gemäß einer anderen Ausgestaltung der Erfindung weist der erste Anschluss-Bereich einen p-Leitfähigkeitstyp auf, und der zweite Anschluss-Bereich weist einen n-Leitfähigkeitstyp auf. Mit anderen Worten ist in dieser Ausgestaltung der erste Anschluss-Bereich (bzw. erste Kontakt-Bereich) des ESD-Schutz-Elementes als p-leitender Bereich ausgebildet, und der zweite Anschluss-Bereich (bzw. zweite Kontakt-Bereich) des ESD-Schutz-Elementes ist als n-leitender Bereich ausgebildet.

Ein als p-leitender Bereich ausgebildeter erster Anschluss-Bereich kann stark p-dotiert (z.B. p+-dotiert) sein, beispielsweise mit einer Dotierungsstärke bzw. Dotierstoffkonzentration von ungefähr größer als 1020 cm-3.

Ein als n-leitender Bereich ausgebildeter zweiter Anschluss-Bereich kann stark n+-dotiert (z.B. n+-dotiert) sein, beispielsweise mit einer Dotierungsstärke bzw. Dotierstoffkonzentration von ungefähr größer als 1020 cm-3.

Mindestens einer der Mehrzahl von Body-Bereichen kann als schwach dotierter Bereich bzw. niedrig dotierter Bereich (zum Beispiel als n--dotierter bzw. p--dotierter Bereich) ausgebildet sein, beispielsweise mit einer Dotierungsstärke bzw. Dotierstoffkonzentration von ungefähr 101 cm-3 bis 1018 cm-3.

Gemäß einer anderen Ausgestaltung der Erfindung ist unmittelbar neben dem ersten Anschluss-Bereich ein Body-Bereich ausgebildet, welcher Body-Bereich den zweiten Leitfähigkeitstyp aufweist. Mit anderen Worten grenzt in dieser Ausgestaltung ein Body-Bereich, welcher den zweiten Leitfähigkeitstyp aufweist, direkt an den ersten Anschluss-Bereich (welcher den ersten Leitfähigkeitstyp aufweist). Noch anders ausgedrückt weist der erste Anschluss-Bereich eine gemeinsame Grenzfläche auf mit einem Body-Bereich, welcher Body-Bereich den zu dem (ersten) Leitfähigkeitstyp des ersten Anschluss-Bereiches entgegengesetzten (zweiten) Leitfähigkeitstyp aufweist. Alternativ können zwischen dem ersten Anschluss-Bereich und dem Body-Bereich mit dem zweiten Leitfähigkeitstyp einer oder mehrere Zwischenbereiche ausgebildet sein. Der oder die Zwischenbereiche können dotiert sein, zum Beispiel derart, dass ein lateraler Dotierstoffgradient ausgebildet ist. Zum Beispiel können zwischen einem stark p-dotierten (z.B. p+-dotierten) ersten Anschluss-Bereich und einem schwach n-dotierten (z.B. n--dotierten) Body-Bereich eine Mehrzahl von unterschiedlich stark dotierten Zwischenbereichen nebeneinander ausgebildet sein, derart, dass ein gradueller Übergang von der starken p-Dotierung des ersten Anschluss-Bereiches zu der schwachen n-Dotierung des Body-Bereiches erreicht wird, wobei derjenige Zwischenbereich, welcher dem stark p-dotierten ersten Anschluss-Bereich unmittelbar benachbart ist, in etwa dieselbe oder eine geringfügig niedrigere p-Dotierung als der erste Anschluss-Bereich aufweisen kann, und dass derjenige Zwischenbereich, welcher dem schwach n-dotierten Body-Bereich unmittelbar benachbart ist, in etwa dieselbe oder eine geringfügig höhere n-Dotierung als der schwach n-dotierte Body-Bereich aufweisen kann.

Gemäß einer anderen Ausgestaltung der Erfindung ist unmittelbar neben dem zweiten Anschluss-Bereich ein Body-Bereich ausgebildet, welcher Body-Bereich den ersten Leitfähigkeitstyp aufweist. Mit anderen Worten grenzt in dieser Ausgestaltung ein Body-Bereich, welcher den ersten Leitfähigkeitstyp aufweist, direkt an den zweiten Anschluss-Bereich (welcher den zweiten Leitfähigkeitstyp aufweist). Noch anders ausgedrückt weist der zweite Anschluss-Bereich eine gemeinsame Grenzfläche auf mit einem Body-Bereich, welcher Body-Bereich den zu dem (zweiten) Leitfähigkeitstyp des zweiten Anschluss-Bereiches entgegengesetzten (ersten) Leitfähigkeitstyp aufweist. Alternativ können zwischen dem zweiten Anschluss-Bereich und dem Body-Bereich mit dem ersten Leitfähigkeitstyp einer oder mehrere Zwischenbereiche ausgebildet sein. Der oder die Zwischenbereiche können dotiert sein, zum Beispiel derart, dass ein lateraler Dotierstoffgradient ausgebildet ist. Zum Beispiel können zwischen einem stark n+-dotierten (z.B. n+-dotierten) zweiten Anschluss-Bereich und einem schwach p-dotierten (z.B. p--dotierten) Body-Bereich eine Mehrzahl von unterschiedlich stark dotierten Zwischenbereichen nebeneinander ausgebildet sein, derart, dass ein gradueller Übergang von der starken n-Dotierung des zweiten Anschluss-Bereiches zu der schwachen p-Dotierung des Body-Bereiches erreicht wird, wobei derjenige Zwischenbereich, welcher dem stark n-dotierten zweiten Anschluss-Bereich unmittelbar benachbart ist, in etwa dieselbe oder eine geringfügig niedrigere n-Dotierung als der zweite Anschluss-Bereich aufweisen kann, und dass derjenige Zwischenbereich, welcher dem schwach p-dotierten Body-Bereich unmittelbar benachbart ist, in etwa dieselbe oder eine geringfügig höhere p-Dotierung als der schwach p-dotierte Body-Bereich aufweisen kann.

Gemäß einer anderen Ausgestaltung der Erfindung sind ein erster Body-Bereich und ein zweiter Body-Bereich zwischen dem ersten Anschluss-Bereich und dem zweiten Anschluss-Bereich ausgebildet, wobei der erste Body-Bereich den zweiten Leitfähigkeitstyp (d.h. den Leitfähigkeitstyp des zweiten Anschluss-Bereiches) aufweist, und wobei der zweite Body-Bereich den ersten Leitfähigkeitstyp (d.h. den Leitfähigkeitstyp des ersten Anschluss-Bereiches) aufweist. Der erste Body-Bereich kann unmittelbar neben dem ersten Anschluss-Bereich ausgebildet sein, und der zweite Body-Bereich kann unmittelbar neben dem zweiten Anschluss-Bereich ausgebildet sein. Mit anderen Worten können einerseits der erste Anschluss-Bereich und der erste Body-Bereich eine gemeinsame Grenzfläche aufweisen, und andererseits können der zweite Anschluss-Bereich und der zweite Body-Bereich eine gemeinsame Grenzfläche aufweisen. Ferner können der erste Body-Bereich und der zweite Body-Bereich eine gemeinsame Grenzfläche aufweisen. Alternativ kann zwischen dem ersten Body-Bereich und dem zweiten Body-Bereich ein Diffusions-Bereich ausgebildet sein, welcher Diffusions-Bereich den ersten Leitfähigkeitstyp oder den zweiten Leitfähigkeitstyp aufweisen kann.

Der erste Body-Bereich kann, falls der erste Anschluss-Bereich als p-leitender (z.B. p+-dotierter) Bereich ausgebildet ist, als n-leitender Bereich, z.B. als schwach n-dotierter (z.B. n--dotierter) Bereich ausgebildet sein, beispielsweise mit einer Dotierungsstärke bzw. Dotierstoffkonzentration von ungefähr 1017 cm-3 bis 1018 cm-3.

Der zweite Body-Bereich kann, falls der zweite Anschluss-Bereich als n-leitender (z.B. n+-dotierter) Bereich ausgebildet ist, als p-leitender Bereich, z.B. als schwach p-dotierter (z.B. p--dotierter) Bereich ausgebildet sein, beispielsweise mit einer Dotierungsstärke bzw. Dotierstoffkonzentration von ungefähr 101 cm-3 bis 1018 cm-3.

Ein zwischen dem ersten Body-Bereich und dem zweiten Body-Bereich ausgebildeter Diffusions-Bereich kann als stark dotierter Bereich ausgebildet sein, beispielsweise mit einer Dotierstoffkonzentration von ungefähr größer als 1020 cm-3. Der Diffusions-Bereich kann als stark n-dotierter (z.B. n+-dotierter) Bereich ausgebildet sein. Alternativ kann der Diffusions-Bereich als stark p-dotierter (z.B. p--dotierter) Bereich ausgebildet sein.

Ein ESD-Schutz-Element mit einem p-leitenden ersten Anschluss-Bereich, einem n-leitenden ersten Body-Bereich, einem p-leitenden zweiten Body-Bereich und einem n-leitenden zweiten Anschluss-Bereich weist anschaulich eine pnpn-Vierschicht-Struktur bzw. SCR-Struktur mit drei pn-Übergängen auf.

Mindestens einer der Mehrzahl von Body-Bereichen kann eine Wannen-Implantation (well implant) oder eine Schwellenspannungs-Implantation (Vt implant) aufweisen.

Alternativ können die Body-Bereiche als intrinsische Bereiche ausgebildet sein, wobei im Falle eines intrinsischen Bodys ein ESD-Schutz-Element als pin-Diode betrachtet werden kann.

Gemäß einer anderen Ausgestaltung der Erfindung kann der mindestens eine Gate-Bereich eine elektrisch isolierende Schicht (z.B. eine Oxidschicht), anders ausgedrückt ein Gate-Dielektrikum, aufweisen sowie eine auf der elektrisch isolierenden Schicht ausgebildete elektrisch leitende Gate-Schicht. Das Gate-Dielektrikum kann Siliziumdioxid aufweisen, und die elektrisch leitende Gate-Schicht kann Polysilizium, ein Metall oder ein anderes geeignetes elektrisch leitfähiges Material aufweisen.

In einer anderen Ausgestaltung der Erfindung ist auf bzw. über dem ersten Body-Bereich und/oder dem zweiten Body-Bereich ein Gate-Bereich ausgebildet, welcher Gate-Bereich mit einer Gate-Steuer-Einrichtung elektrisch gekoppelt ist. Mit anderen Worten kann ein Gate-Bereich auf bzw. über einem der beiden Body-Bereiche ausgebildet sein, oder ein Gate-Bereich kann auf bzw. über beiden Body-Bereichen ausgebildet sein. Mit Hilfe eines einzigen, auf bzw. über dem ersten Body-Bereich und dem zweiten Body-Bereich ausgebildeten, Gate-Bereiches kann das Oberflächenpotential des ersten Body-Bereiches und des zweiten Body-Bereiches gleichzeitig gesteuert werden.

Gemäß einer anderen Ausgestaltung der Erfindung ist auf bzw. über dem ersten Body-Bereich ein erster Gate-Bereich ausgebildet, welcher erste Gate-Bereich mit einer ersten Gate-Steuer-Einrichtung elektrisch gekoppelt ist, und auf bzw. über dem zweiten Body-Bereich ist ein zweiter Gate-Bereich ausgebildet, welcher zweite Body-Bereich mit einer zweiten Gate-Steuer-Einrichtung elektrisch gekoppelt ist. In dieser Ausgestaltung weist das ESD-Schutz-Element anschaulich ein sogenanntes "Split Gate" auf.

In einer anderen Ausgestaltung der Erfindung sind 2m (m ∈ N, m ≥ 2) Body-Bereiche zwischen dem ersten Anschluss-Bereich und dem zweiten Anschluss-Bereich des ESD-Schutz-Elementes ausgebildet. Mit anderen Worten kann eine geradzahlige Anzahl größer oder gleich vier (i.e. 4, 6, 8, 10, usw.) an Body-Bereichen zwischen dem ersten Anschluss-Bereich und dem zweiten Anschluss-Bereich des ESD-Schutz-Elementes ausgebildet sein, wobei die Body-Bereiche abwechselnd den ersten Leitfähigkeitstyp und den zweiten Leitfähigkeitstyp aufweisen. Für alle k (k ∈ N, 1 ≤ k ≤ m) kann gelten, dass der (2k – 1)-te Body-Bereich den zweiten Leitfähigkeitstyp aufweist, und dass der 2k-te Body-Bereich den ersten Leitfähigkeitstyp aufweist. Falls zum Beispiel der erste Anschluss-Bereich als p-leitender Bereich ausgebildet ist, und der zweite Anschluss-Bereich als n-leitender Bereich, so kann das ESD-Schutz-Element eine pnpn...pn-Schichtstruktur mit insgesamt 2m + 2 nebeneinander ausgebildeten Bereichen (erster Anschluss-Bereich + 2m Body-Bereiche + zweiter Anschluss-Bereich) abwechselnden Leitfähigkeitstyps (p-leitend bzw. n-leitend) aufweisen.

Gemäß einer anderen Ausgestaltung der Erfindung kann ein ESD-Schutz-Element, welches 2m (m ∈ N, m ≥ 2) Body-Bereiche aufweist, m – 1 erste Diffusions-Bereiche, welche den zweiten Leitfähigkeitstyp aufweisen, sowie m – 1 zweite Diffusions-Bereiche, welche den ersten Leitfähigkeitstyp aufweisen, aufweisen, wobei die ersten Diffusions-Bereiche und die zweiten Diffusions-Bereiche so angeordnet sind, dass für alle k (k ∈ N, 1 ≤ k ≤ m – 1) gilt, dass zwischen dem 2k-ten Body-Bereich und dem (2k + 1)-ten Body-Bereich ein erster Diffusions-Bereich und ein zweiter Diffusions-Bereich nebeneinander ausgebildet sind, derart, dass der erste Diffusions-Bereich zwischen dem 2k-ten Body-Bereich und dem zweiten Diffusions-Bereich ausgebildet ist, und dass der zweite Diffusions-Bereich zwischen dem ersten Diffusions-Bereich und dem (2k + 1)-ten Body-Bereich ausgebildet ist (d.h. eine gemeinsame Grenzfläche mit dem (2k + 1)-ten Body-Bereich aufweist). Der erste Diffusions-Bereich kann unmittelbar neben dem 2k-ten Body-Bereich ausgebildet sein (d.h. eine gemeinsame Grenzfläche mit dem 2k-ten Body-Bereich aufweisen), und/oder der zweite Diffusions-Bereich kann unmittelbar neben dem (2k + 1)-ten Body-Bereich ausgebildet sein (d.h. eine gemeinsame Grenzfläche mit dem (2k + 1)-ten Body-Bereich aufweisen). Anschaulich weist das ESD-Schutz-Element in dieser Ausgestaltung eine gestackte SCR-Struktur mit m gestackten SCR-Strukturen auf.

Gemäß einer anderen Ausgestaltung der Erfindung ist auf bzw. über allen Body-Bereichen des ESD-Schutz-Elementes, welche denselben Leitfähigkeitstyp aufweisen, jeweils ein Gate-Bereich ausgebildet. Beispielsweise kann bei einer SCR-Struktur mit insgesamt 2m Body-Bereichen, von denen m Body-Bereiche den ersten Leitfähigkeitstyp aufweisen und die restlichen m Body-Bereiche den zweiten Leitfähigkeitstyp aufweisen, auf bzw. über jedem Body-Bereich, welcher den ersten Leitfähigkeitstyp aufweist, jeweils ein Gate-Bereich ausgebildet sein. Alternativ kann auf bzw. über jedem Body-Bereich, welcher den zweiten Leitfähigkeitstyp aufweist, jeweils ein Gate-Bereich ausgebildet sein.

Gemäß einer anderen Ausgestaltung der Erfindung ist auf bzw. über jedem der 2m Body-Bereiche jeweils ein Gate-Bereich ausgebildet.

Gemäß einer anderen Ausgestaltung der Erfindung weist das ESD-Schutz-Element eine Gate-Steuer-Einrichtung auf, wobei alle Gate-Bereiche, welche auf bzw. über einem Body-Bereich mit dem ersten Leitfähigkeitstyp ausgebildet sind, mit der Gate-Steuer-Einrichtung elektrisch gekoppelt sind. Alternativ können alle Gate-Bereiche, welche auf bzw. über einem Body-Bereich mit dem zweiten Leitfähigkeitstyp ausgebildet sind, mit der Gate-Steuer-Einrichtung elektrisch gekoppelt sein.

In einer anderen Ausgestaltung der Erfindung ist es vorgesehen, dass das ESD-Schutz-Element eine erste Gate-Steuer-Einrichtung und eine zweite Gate-Steuer-Einrichtung aufweist, wobei diejenigen Gate-Bereiche, welche auf bzw. über einem Body-Bereich mit dem ersten Leitfähigkeitstyp ausgebildet sind, mit der ersten Gate-Steuer-Einrichtung elektrisch gekoppelt sind, und wobei diejenigen Gate-Bereiche, welche auf bzw. über einem Body-Bereich mit dem zweiten Leitfähigkeitstyp ausgebildet sind, mit der zweiten Gate-Steuer-Einrichtung elektrisch gekoppelt sind. Anschaulich weist das ESD-Schutz-Element in dieser Ausgestaltung einen "Split Gate Stack" auf.

Gemäß einer anderen Ausgestaltung der Erfindung ist der erste Anschluss-Bereich mit einem hohen elektrischen Potential elektrisch gekoppelt, zum Beispiel mit einer elektrischen Versorgungsspannung oder mit einer I/O-Spannung. Der erste Anschluss-Bereich des ESD-Schutz-Elementes kann beispielsweise mit einem spannungsführenden Knoten einer zu schützenden Schaltung elektrisch gekoppelt sein.

Der zweite Anschluss-Bereich kann mit einem niedrigen elektrischen Potential bzw. einem Referenz-Potential elektrisch gekoppelt sein, zum Beispiel mit einem elektrischen Masse-Potential.

In einer anderen Ausgestaltung der Erfindung ist die mindestens eine Gate-Steuer-Einrichtung als ESD-Erfass-Schaltkreis ausgebildet. Der ESD-Erfass-Schaltkreis kann so eingerichtet sein, dass mit Hilfe des ESD-Erfass-Schaltkreises beispielsweise schnelle Spannungs-Transienten (welche z.B. in Form einer steigenden Flanke eines ESD-Pulses auftreten können) oder das Überschreiten von kritischen Überspannungs-Schwellwerten erfasst werden können, und so anschaulich das Auftreten eines ESD-Ereignisses "erkannt" bzw. detektiert werden kann. Der ESD-Erfass-Schaltkreis kann daher alternativ auch als ESD-Detektor-Schaltkreis (oder kurz: ESD-Detektor) bezeichnet werden.

Die Gate-Steuer-Einrichtung kann so eingerichtet sein, dass bei Auftreten eines ESD-Ereignisses das an dem mindestens einen Gate-Bereich des ESD-Schutz-Elementes anliegende elektrische Potential derart geändert wird (d.h. erniedrigt oder erhöht), dass das ESD-Schutz-Element getriggert wird und einen niederohmigen Zustand annimmt. Die Gate-Steuer-Einrichtung kann daher anschaulich auch als Trigger-Einrichtung bezeichnet werden.

Das Triggern des ESD-Schutz-Elementes kann mit Hilfe eines ESD-Detektor-Schaltkreises erfolgen, welcher ESD-Detektor-Schaltkreis daher auch als Trigger-Schaltkreis bezeichnet werden kann. Als Trigger-Schaltkreis können geeignete bekannte Trigger-Schaltkreise verwendet werden.

Der Trigger-Schaltkreis kann beispielsweise einen Serienschaltkreis aufweisen, welcher Serienschaltkreis eine Zener-Diode und ein zu der Zener-Diode in Serie geschaltetes elektrisches Widerstandselement aufweist, wobei ein erster elektrischer Anschluss der Zener-Diode beispielsweise mit einer elektrischen Versorgungsspannung oder mit einem spannungsführenden Knoten in einer zu schützenden Schaltung gekoppelt sein kann und ein zweiter elektrischer Anschluss der Zener-Diode mit einem ersten elektrischen Anschluss des elektrischen Widerstandselementes sowie mit mindestens einem über mindestens einem p-leitenden Body-Bereich ausgebildeten Gate-Bereich eines ESD-Schutz-Elementes elektrisch gekoppelt ist, und wobei ein zweiter elektrischer Anschluss des elektrischen Widerstandselementes mit einem niedrigen elektrischen Potential (z.B. elektrisches Masse-Potential) gekoppelt ist.

In einer anderen Ausgestaltung der Erfindung kann der Trigger-Schaltkreis einen Serienschaltkreis aufweisen, welcher Serienschaltkreis eine Kapazität (z.B. einen Kondensator) und ein zu der Kapazität in Serie geschaltetes elektrisches Widerstandselement aufweist, wobei ein erster elektrischer Anschluss der Kapazität beispielsweise mit einer elektrischen Versorgungsspannung oder mit einem spannungsführenden Knoten in einer zu schützenden Schaltung gekoppelt sein kann und ein zweiter elektrischer Anschluss der Kapazität mit einem ersten elektrischen Anschluss des elektrischen Widerstandselementes sowie mit mindestens einem über mindestens einem p-leitenden Body-Bereich ausgebildeten Gate-Bereich eines ESD-Schutz-Elementes elektrisch gekoppelt ist, und wobei ein zweiter elektrischer Anschluss des elektrischen Widerstandselementes mit einem niedrigen elektrischen Potential (z.B. elektrisches Masse-Potential) gekoppelt ist.

In einer anderen Ausgestaltung der Erfindung kann der Trigger-Schaltkreis einen Serienschaltkreis aufweisen, welcher Serienschaltkreis eine Dioden-Folge mit einer Mehrzahl von in Serie geschalteten Dioden sowie ein zu der Dioden-Folge in Serie geschaltetes elektrisches Widerstandselement aufweist, wobei ein erster elektrischer Anschluss der Dioden-Folge beispielsweise mit einer elektrischen Versorgungsspannung oder mit einem spannungsführenden Knoten in einer zu schützenden Schaltung gekoppelt sein kann und ein zweiter elektrischer Anschluss der Dioden-Folge mit einem ersten elektrischen Anschluss des elektrischen Widerstandselementes sowie mit mindestens einem über mindestens einem p-leitenden Body-Bereich ausgebildeten Gate-Bereich eines ESD-Schutz-Elementes elektrisch gekoppelt ist, und wobei ein zweiter elektrischer Anschluss des elektrischen Widerstandselementes mit einem niedrigen elektrischen Potential (z.B. Masse-Potential) gekoppelt ist.

In einer anderen Ausgestaltung der Erfindung kann der Trigger-Schaltkreis einen Serienschaltkreis aufweisen, welcher Serienschaltkreis einen Feldeffekttransistor und ein zu dem Feldeffekttransistor in Serie geschaltetes elektrisches Widerstandselement aufweist, wobei ein erster Source/Drain-Anschluss des Feldeffekttransistors beispielsweise mit einer elektrischen Versorgungsspannung oder mit einem spannungsführenden Knoten in einer zu schützenden Schaltung elektrisch gekoppelt sein kann und ein zweiter Source/Drain-Anschluss des Feldeffekttransistors mit einem ersten elektrischen Anschluss des elektrischen Widerstandselementes sowie mit mindestens einem über mindestens einem p-leitenden Body-Bereich ausgebildeten Gate-Bereich eines ESD-Schutz-Elementes elektrisch gekoppelt ist. Ein zweiter elektrischer Anschluss des elektrischen Widerstandselementes ist mit einem niedrigen elektrischen Potential (z.B. Masse-Potential) gekoppelt. Der Feldeffekttransistor kann als ein NMOS-Feldeffekttransistor ausgebildet sein, wobei ein Gate-Anschluss des NMOS-Feldeffekttransistors mit einem niedrigen elektrischen Potential (z.B. Masse-Potential) gekoppelt sein kann. Alternativ kann der Feldeffekttransistor als ein PMOS-Feldeffekttransistor ausgebildet sein, wobei ein Gate-Anschluss des PMOS-Feldeffekttransistors mit einem hohen elektrischen Potential (z.B. mit einer elektrischen Versorgungsspannung oder mit einem spannungsführenden Knoten in einer zu schützenden Schaltung) elektrisch gekoppelt sein kann. Der Gate-Anschluss des NMOS- oder PMOS-Feldeffekttransistors kann alternativ mit einem Schaltkreis gekoppelt sein, wobei ein an dem Gate-Anschluss des Feldeffekttransistors anliegendes elektrisches Potential mit Hilfe des Schaltkreises gesteuert werden kann.

In einer anderen Ausgestaltung der Erfindung kann der Trigger-Schaltkreis einen Serienschaltkreis aufweisen, welcher Serienschaltkreis ein elektrisches Widerstandselement und eine zu dem elektrischen Widerstandselement in Serie geschaltete Zener-Diode aufweist, wobei ein erster elektrischer Anschluss des elektrischen Widerstandselementes beispielsweise mit einer elektrischen Versorgungsspannung oder mit einem spannungsführenden Knoten in einer zu schützenden Schaltung gekoppelt sein kann und ein zweiter elektrischer Anschluss des elektrischen Widerstandselementes mit einem ersten elektrischen Anschluss der Zener-Diode sowie mit mindestens einem über mindestens einem n-leitenden Body-Bereich ausgebildeten Gate-Bereich eines ESD-Schutz-Elementes elektrisch gekoppelt ist, und wobei ein zweiter elektrischer Anschluss der Zener-Diode mit einem niedrigen elektrischen Potential (z.B. Masse-Potential) gekoppelt ist.

In einer anderen Ausgestaltung der Erfindung kann der Trigger-Schaltkreis einen Serienschaltkreis aufweisen, welcher Serienschaltkreis ein elektrisches Widerstandselement und eine zu dem elektrischen Widerstandselement in Serie geschaltete Kapazität (z.B. einen Kondensator) aufweist, wobei ein erster elektrischer Anschluss des elektrischen Widerstandselementes beispielsweise mit einer elektrischen Versorgungsspannung oder mit einem spannungsführenden Knoten in einer zu schützenden Schaltung gekoppelt sein kann und ein zweiter elektrischer Anschluss des elektrischen Widerstandselementes mit einem ersten Anschluss der Kapazität sowie mit mindestens einem über mindestens einem n-leitenden Body-Bereich ausgebildeten Gate-Bereich eines ESD-Schutz-Elementes elektrisch gekoppelt ist, und wobei ein zweiter elektrischer Anschluss der Kapazität mit einem niedrigen elektrischen Potential (z.B. Masse-Potential) gekoppelt ist.

In einer anderen Ausgestaltung der Erfindung kann der Trigger-Schaltkreis einen Serienschaltkreis aufweisen, welcher Serienschaltkreis ein elektrisches Widerstandselement und eine zu dem elektrischen Widerstandselement in Serie geschaltete Dioden-Folge mit einer Mehrzahl von in Serie geschalteten Dioden aufweist, wobei ein erster elektrischer Anschluss des elektrischen Widerstandselementes beispielsweise mit einer elektrischen Versorgungsspannung oder mit einem spannungsführenden Knoten in einer zu schützenden Schaltung gekoppelt sein kann und ein zweiter elektrischer Anschluss des elektrischen Widerstandselementes mit einem ersten elektrischen Anschluss der Dioden-Folge sowie mit mindestens einem über mindestens einem n-leitenden Body-Bereich ausgebildeten Gate-Bereich eines ESD-Schutz-Elementes elektrisch gekoppelt ist, und wobei ein zweiter elektrischer Anschluss der Dioden-Folge mit einem niedrigen elektrischen Potential (z.B. Masse-Potential) gekoppelt ist.

In einer anderen Ausgestaltung der Erfindung kann der Trigger-Schaltkreis einen Serienschaltkreis aufweisen, welcher Serienschaltkreis ein elektrisches Widerstandselement und einen zu dem elektrischen Widerstandselement in Serie geschalteten Feldeffekttransistor aufweist, wobei ein erster elektrischer Anschluss des elektrischen Widerstandselementes beispielsweise mit einer elektrischen Versorgungsspannung oder mit einem spannungsführenden Knoten in einer zu schützenden Schaltung gekoppelt sein kann und ein zweiter elektrischer Anschluss des elektrischen Widerstandselementes mit einem ersten Source/Drain-Anschluss des Feldeffekttransistors sowie mit mindestens einem über mindestens einem n-leitenden Body-Bereich ausgebildeten Gate-Bereich eines ESD-Schutz-Elementes elektrisch gekoppelt ist. Ein zweiter Source/Drain-Anschluss des Feldeffekttransistors ist mit einem niedrigen elektrischen Potential (z.B. Masse-Potential) elektrisch gekoppelt. Der Feldeffekttransistor kann als ein NMOS-Feldeffekttransistor ausgebildet sein, wobei ein Gate-Anschluss des NMOS-Feldeffekttransistors mit einem niedrigen elektrischen Potential (z.B. Masse-Potential) gekoppelt sein kann. Alternativ kann der Feldeffekttransistor als ein PMOS-Feldeffekttransistor ausgebildet sein, wobei ein Gate-Anschluss des PMOS-Feldeffekttransistors mit einem hohen elektrischen Potential (z.B. mit einer elektrischen Versorgungsspannung oder mit einem spannungsführenden Knoten in einer zu schützenden Schaltung) elektrisch gekoppelt sein kann. Der Gate-Anschluss des NMOS- oder PMOS-Feldeffekttransistors kann alternativ mit einem Schaltkreis gekoppelt sein, wobei ein an dem Gate-Anschluss des Feldeffekttransistors anliegendes elektrisches Potential mit Hilfe des Schaltkreises gesteuert werden kann.

In einer anderen Ausgestaltung der Erfindung ist es vorgesehen, dass die ESD-Schutz-Einrichtung eine Mehrzahl von parallel geschalteten ESD-Schutz-Elementen aufweist, wobei die parallel geschalteten ESD-Schutz-Elemente mindestens einen gemeinsamen Gate-Bereich aufweisen.

Zum Beispiel kann eine ESD-Schutz-Einrichtung eine Multi-Fin-Struktur aufweisen mit einer Mehrzahl von parallel geschalteten ESD-Schutz-Elementen, wobei jedes ESD-Schutz-Element eine Fin-Struktur aufweist. Dabei können ein oder mehrere Gate-Bereiche auf bzw. über allen in der Multi-Fin-Struktur ausgebildeten Fin-Strukturen (Finnen) ausgebildet sein. Anschaulich kann mit Hilfe eines gemeinsamen Gate-Bereiches (d.h. eines Gate-Bereiches, welcher auf bzw. über allen Finnen der Multi-Fin-Struktur ausgebildet ist) eine einheitliche (uniforme) Triggerung, anders ausgedrückt ein einheitliches Einschalten, der in der Multi-Fin-Struktur ausgebildeten ESD-Schutz-Elemente erreicht werden.

Ein Aspekt der Erfindung kann darin gesehen werden, dass ein ESD-Schutz-Element für eine MuGFET-Technologie bzw. eine FD-SOI-Technologie bereitgestellt wird, welches ESD-Schutz-Element eine gate-gesteuerte SCR-Struktur mit niedriger Auslösespannung bzw. Triggerspannung aufweist und mit mindestens einer Gate-Steuer-Einrichtung (z.B. einem ESD-Detektor-Schaltkreis bzw. Trigger-Schaltkreis) elektrisch gekoppelt ist. Der SCR kann zwei hochdotierte Elektroden-Bereiche aufweisen und mindestens zwei niedrig dotierte Floating-Body-Bereiche, sowie mindestens einen Gate-Bereich zum Steuern des Oberflächenpotentials eines oder mehrerer Body-Bereiche. Dadurch, dass ein MOS-Kanal in einem oder mehreren der Body-Bereiche durch eine geeignete Änderung des mindestens einen an dem mindestens einen Gate-Bereich anliegenden elektrischen Potentials "eingeschaltet" wird, kann die SCR-Struktur getriggert werden. Die Gate-Steuerung, d.h. die Steuerung des an einem Gate-Bereich angelegten elektrischen Potentials erfolgt mit Hilfe der mindestens einen Gate-Steuer-Einrichtung, welche so eingerichtet sein kann, dass bei einem ESD-Ereignis auftretende schnelle Transienten und/oder das Überschreiten von kritischen Überspannungsschwellwerten erfasst werden können.

Ausführungsbeispiele der Erfindung sind in den Figuren dargestellt und werden im Folgenden näher erläutert. In den Figuren sind gleiche oder ähnliche Elemente, soweit sinnvoll, mit gleichen oder identischen Bezugszeichen versehen. Die in den Figuren gezeigten Darstellungen sind schematisch und daher nicht maßstabsgetreu gezeichnet.

Es zeigen

1 eine Querschnittsansicht einer SOI-SCR-Struktur gemäß dem Stand der Technik;

2 eine Querschnittsansicht einer SOI-LVTSCR-Struktur gemäß dem Stand der Technik;

3A eine Querschnittsansicht einer anderen SOI-SCR-Struktur gemäß dem Stand der Technik;

3B eine Querschnittsansicht einer anderen SOI-LVTSCR-Struktur gemäß dem Stand der Technik;

4A eine Querschnittsansicht einer anderen SOI-LVTSCR-Struktur gemäß dem Stand der Technik;

4B eine Querschnittsansicht einer anderen SOI-LVTSCR-Struktur gemäß dem Stand der Technik;

5A ein auf einer SOI-Technologie basierendes SCR-Layout gemäß dem Stand der Technik;

5B eine Querschnittsansicht des in 5A gezeigten SCRs;

6 ein auf einem Standard-MuGFET-Design basierendes SCR-Layout;

7 ein auf einem modifizierten MuGFET-Design basierendes SCR-Layout;

8A eine Querschnittsansicht eines ESD-Schutz-Elementes gemäß einem Ausführungsbeispiel der Erfindung;

8B eine Querschnittsansicht eines ESD-Schutz-Elementes gemäß einem anderen Ausführungsbeispiel der Erfindung;

8C eine Querschnittsansicht eines ESD-Schutz-Elementes gemäß einem anderen Ausführungsbeispiel der Erfindung;

8D ein elektrisches Ersatzschaltbild des in 8C gezeigten ESD-Schutz-Elementes;

8E eine Querschnittsansicht eines ESD-Schutz-Elementes gemäß einem anderen Ausführungsbeispiel der Erfindung;

8F eine Querschnittsansicht eines ESD-Schutz-Elementes gemäß einem anderen Ausführungsbeispiel der Erfindung;

9 eine Layout-Darstellung einer ESD-Schutz-Einrichtung gemäß einem anderen Ausführungsbeispiel der Erfindung;

10A eine Querschnittsansicht eines ESD-Schutz-Elementes gemäß einem anderen Ausführungsbeispiel der Erfindung;

10B eine Querschnittsansicht eines ESD-Schutz-Elementes gemäß einem anderen Ausführungsbeispiel der Erfindung;

11 eine Layout-Darstellung einer ESD-Schutz-Einrichtung gemäß einem anderen Ausführungsbeispiel der Erfindung;

12A eine Querschnittsansicht eines ESD-Schutz-Elementes gemäß einem anderen Ausführungsbeispiel der Erfindung;

12B eine Querschnittsansicht eines ESD-Schutz-Elementes gemäß einem anderen Ausführungsbeispiel der Erfindung;

13 eine Layout-Darstellung einer ESD-Schutz-Einrichtung gemäß einem anderen Ausführungsbeispiel der Erfindung;

14A bis 15D verschiedene Ausgestaltungen einer Gate-Steuer-Einrichtung.

8A zeigt eine Querschnittsansicht eines auf einer MuGFET-Technologie basierenden ESD-Schutz-Elementes 800 gemäß einem Ausführungsbeispiel der Erfindung, welches ESD-Schutzelement 800 in einem elektrischen Schaltkreis verwendet werden kann zum Schutz vor elektrostatischen Entladungen bzw. ESD-Ereignissen.

Das ESD-Schutz-Element 800 weist eine auf einer vergrabenen Oxidschicht (BOX: Buried Oxide) 801 ausgebildete Fin-Struktur (Finne) 809 auf, welche einen stark p-dotierten (P+) ersten Anschluss-Bereich 802 und einen stark n-dotierten (N+) zweiten Anschluss-Bereich 803 aufweist. Zwischen dem ersten Anschluss-Bereich 802 und dem zweiten Anschluss-Bereich 803 sind ein schwach n-dotierter (N-) erster Body-Bereich 804 und ein schwach p-dotierter (P-) zweiter Body-Bereich 805 ausgebildet, wobei der schwach n-dotierte (N-) erste Body-Bereich 804 zwischen dem stark p-dotierten (P+) ersten Anschluss-Bereich 802 und dem schwach p-dotierten (P-) zweiten Body-Bereich 805 ausgebildet ist, und wobei ferner der schwach p-dotierte (P-) zweite Body-Bereich 805 zwischen dem schwach n-dotierten (P-) ersten Body-Bereich 804 und dem stark n-dotierten (N+) zweiten Anschluss-Bereich 803 ausgebildet ist, so dass sich anschaulich eine Vierschicht-Dioden-Konfiguration bzw. eine SCR-Struktur aus vier nebeneinander ausgebildeten Bereichen (erster Anschluss-Bereich 802 (P+), erster Body-Bereich 804 (N-), zweiter Body-Bereich 805 (P-) und zweiter Anschluss-Bereich 803 (N+)) mit alternierenden Leitfähigkeitstypen (p-leitend bzw. n-leitend) sowie insgesamt drei pn-Übergängen ergibt.

Der stark p-dotierte (P+) erste Anschluss-Bereich 802 ist mittels eines ersten elektrischen Kontaktes 802a elektrisch kontaktiert und bildet anschaulich einen Anoden-Bereich bzw. eine Anode der SCR-Struktur (in 8A mit "Anode" bezeichnet), während der stark n-dotierte (N+) zweite Anschluss-Bereich 803 mittels eines zweiten elektrischen Kontaktes 803a elektrisch kontaktiert ist und anschaulich einen Kathoden-Bereich bzw. eine Kathode der SCR-Struktur bildet (in 8A mit "Cathode" bezeichnet). Die hochdotierten Anschluss-Bereiche 802 und 803 werden daher auch als Kontakt-Bereiche oder als Elektroden-Bereiche bezeichnet.

Über dem schwach p-dotierten (P-) zweiten Body-Bereich 805 ist ein Gate-Bereich bzw. Gate ausgebildet, welches Gate durch eine Gate-Elektrode 807 in 8A dargestellt ist. Das Gate 807 kann eine elektrisch isolierende Schicht, z.B. eine Oxidschicht (Gate-Oxid) aufweisen, welche auf der oberen Oberfläche (Deckfläche) sowie auf den beiden Seitenflächen des zweiten Body-Bereiches 805 ausgebildet ist, sowie eine auf der elektrisch isolierenden Schicht ausgebildete elektrisch leitende Gate-Schicht (zum Beispiel aus Polysilizium oder Metall).

Der auf der Deckfläche des zweiten Body-Bereiches 805 ausgebildete Teil der elektrisch isolierenden Schicht (im Folgenden auch Gate-isolierende Schicht genannt) kann die gleiche Dicke aufweisen wie die auf den Seitenflächen des zweiten Body-Bereiches 805 ausgebildeten Teile der Gateisolierenden Schicht. Mit anderen Worten kann die auf dem zweiten Body-Bereich 805 ausgebildete Gate-isolierende Schicht überall die gleiche Dicke (z.B. ungefähr 1 nm bis 10 nm) aufweisen. Dadurch kann erreicht werden, dass der zweite Body-Bereich 805 mit Hilfe der auf der Gate-isolierenden Schicht ausgebildeten leitenden Gate-Schicht von drei Seiten (i.e. der Deckfläche und den beiden Seitenflächen des zweiten Body-Bereiches 805) aus angesteuert werden kann. Das in 8A gezeigte ESD-Schutz-Element kann somit anschaulich eine Triple-Gate-Struktur bzw. Multigate-Struktur aufweisen.

Alternativ kann die auf dem zweiten Body-Bereich 805 ausgebildete elektrisch isolierende Schicht (Gate-isolierende Schicht) auf der oberen Deckfläche des zweiten Body-Bereiches 805 mit einer größeren Dicke ausgebildet sein als auf den beiden Seitenflächen des zweiten Body-Bereiches 805. Falls die Gate-isolierende Schicht auf der oberen Deckfläche des zweiten Body-Bereiches 805 eine größere Dicke aufweist als auf den Seitenflächen des zweiten Body-Bereiches 805, so wird erreicht, dass der zweite Body-Bereich 805 mit Hilfe der leitenden Gate-Schicht nur von zwei Seiten (i.e. den beiden Seitenflächen des zweiten Body-Bereiches 805) aus angesteuert wird (sogenannte Double-Gate-Struktur).

Das Gate 807 ist mittels eines Gate-Anschlusses G1 mit einer Gate-Steuer-Einrichtung (nicht gezeigt, vgl. 14A bis 14D) elektrisch gekoppelt, mit deren Hilfe ein an dem Gate-Bereich 807 angelegtes elektrisches Potential gesteuert werden kann, derart dass das ESD-Schutz-Element 800 während eines ersten Betriebszustandes des elektrischen Schaltkreises (d.h. eines normalen Betriebszustandes, bei dem eine Versorgungsspannung an den elektrischen Schaltkreis angelegt ist) einen hohen elektrischen Widerstand aufweist, und dass das ESD-Schutz-Element während eines zweiten, durch den Eintritt eines ESD-Ereignisses (ESD-Pulses) gekennzeichneten, Betriebszustandes des elektrischen Schaltkreises einen niedrigeren elektrischen Widerstand aufweist.

Bei dem in 8A gezeigten ESD-Schutz-Element 800 ist der schwach n-dotierte erste Body-Bereich 804 unmittelbar neben dem stark p-dotierten ersten Anschluss-Bereich 802 ausgebildet, so dass die SCR-Struktur des ESD-Schutz-Elementes 800 einen pn-Übergang zwischen dem hochdotierten (P+) ersten Anschluss-Bereich 802 und dem niedrigdotierten (N-) ersten Body-Bereich 804 aufweist. In einer alternativen (nicht gezeigten) Ausgestaltung der Erfindung können einer oder mehrere Zwischenbereiche zwischen dem ersten Anschluss-Bereich 802 und dem ersten Body-Bereich 804 ausgebildet sein, welche Zwischenbereiche unterschiedlich stark dotiert sein können, derart, dass ein allmählicher (gradueller) Übergang von der starken p-Dotierung des ersten Anschluss-Bereiches 802 zu der schwachen n-Dotierung des ersten Body-Bereiches 804 realisiert ist. Anschaulich kann mittels eines oder mehrerer zwischen dem ersten Anschluss-Bereich 802 und dem ersten Body-Bereich ausgebildeter Zwischenbereiche ein lateraler Dotierstoff-Gradient realisiert werden. In analoger Weise können zwischen dem stark n-dotierten (N+) zweiten Anschluss-Bereich 803 und dem schwach p-dotierten (P-) zweiten Body-Bereich 805 einer oder mehrere Zwischenbereiche ausgebildet sein, mit dessen bzw. deren Hilfe ein gradueller Übergang von der starken n-Dotierung des zweiten Anschluss-Bereiches 803 zu der schwachen p-Dotierung des zweiten Body-Bereiches 805 erreicht werden kann.

Im Folgenden wird die Funktionsweise des ESD-Schutz-Elementes 800 näher erläutert, wobei angenommen wird, dass das ESD-Schutz-Element 800 parallel geschaltet ist zu einem oder mehreren vor einem ESD-Ereignis zu schützenden Elementen des elektrischen Schaltkreises. Weiterhin wird angenommen, dass ein an dem Gate-Bereich 807 angelegtes elektrisches Potential VG1 anfänglich einen niedrigen Wert aufweist (VG1 = "low").

Wird an die Anode (erster Anschluss-Bereich 802) des ESD-Schutz-Elementes 800 ein hohes elektrisches Potential angelegt, z.B. durch Koppeln des ersten Anschluss-Bereiches 802 mit einem VDD-Potential (Versorgungsspannung des Schaltkreises) oder mit einem Eingangs-/Ausgangs-Anschluss (I/O-Pad) des Schaltkreises, und wird ferner an die Kathode (zweiter Anschluss-Bereich 803) ein niedriges elektrisches Potential (z.B. durch Koppeln des zweiten Anschluss-Bereiches 803) mit einem VSS-Potential des Schaltkreises bzw. mit dem Masse-Potential), so sperrt der PN-Übergang zwischen dem schwach n-dotierten (N-) ersten Body-Bereich 804 und dem schwach p-dotierten (P-) zweiten Body-Bereich 805.

Mit Hilfe des Gate-Bereichs 807 bzw. des an dem Gate 807 angelegten elektrischen Potentials VG1 kann das Oberflächenpotential des schwach p-dotierten (P-) zweiten Body-Bereichs 805 gesteuert werden. Der zweite Body-Bereich 805 bildet anschaulich den Kanalbereich eines NMOS-Transistors, welcher NMOS-Transistor aus dem ersten Body-Bereich 804 (N-), dem zweiten Body-Bereich 805 (P-), dem zweiten Anschluss-Bereich 803 (N+) und dem Gate-Bereich 807 des ESD-Schutz-Elementes 800 gebildet ist. Da das an dem Gate-Bereich 807 angelegte elektrische Potential VG1 anfänglich einen niedrigen Wert aufweist (VG1 = "low"), ist der NMOS-Transistor ausgeschaltet ("off").

Das ESD-Schutz-Element 800 weist folglich in einem ersten (normalen) Betriebszustand des elektrischen Schaltkreises einen hohen elektrischen Widerstand auf. Anders ausgedrückt ist das ESD-Schutz-Element 800 während des ersten Betriebszustandes des elektrischen Schaltkreises hochohmig bzw. ausgeschaltet ("off-Zustand"), und es fließt nur ein sehr geringer Sperrstrom durch die SCR-Struktur des ESD-Schutz-Elementes 800.

Wird nun das an dem Gate 807 angelegte elektrische Potential VG1 erhöht (VG1 -> "high"), so bildet sich in dem zweiten Body-Bereich 805 ein elektrisch leitender MOS-Kanal, und das ESD-Schutz-Element 800 bzw. die SCR-Struktur des ESD-Schutz-Elementes 800 wird leitend bzw. niederohmig. Mit anderen Worten wird das ESD-Schutz-Element 800 durch Anlegen eines hohen elektrischen Potentials an das Gate 807 getriggert und weist einen niedrigeren elektrischen Widerstand auf. Nachdem die SCR-Struktur getriggert wurde, bleibt der niederohmige Zustand des SCRs, unabhängig von dem an dem Gate 807 anliegenden elektrischen Potential, aufgrund eines durch die SCR-Struktur bedingten positiven Rückkopplungs-Effektes (regeneratives Verhalten des SCRs) so lange erhalten, bis der Strom von der Anode zur Kathode einen bestimmten Wert, i.e. den sogenannten Haltestrom (bei welchem beispielsweise eine zugehörige Haltespannung in der Größenordnung von 1 V liegen kann), unterschreitet. In diesem sogenannten Haltezustand (holding state) ist somit das an dem Gate-Bereich 807 anliegende Potential nur von untergeordneter Bedeutung. Anschaulich bleibt der SCR so lange eingeschaltet (im "on-Zustand"), wie der Wert des Stromes von der Anode zur Kathode oberhalb des Haltestrom-Wertes liegt. Sinkt der Strom zwischen Anode und Kathode unter den Haltestrom, so schaltet sich der SCR aus, d.h. wird wieder hochohmig.

Das ESD-Schutz-Element 800 ist so eingerichtet, dass es bei Eintritt eines ESD-Ereignisses mit Hilfe der mit dem Gate-Bereich 807 elektrisch gekoppelten Gate-Steuer-Einrichtung getriggert werden kann und somit den niederohmigen Zustand annimmt. Die Gate-Steuer-Einrichtung kann als ESD-Detektor-Schaltkreis (vgl. 14A bis 14D) ausgebildet sein, mit dessen Hilfe beispielsweise schnelle Spannungs-Transienten oder das Überschreiten von kritischen Überspannungs-Schwellwerten erfasst werden können.

Mit anderen Worten kann im Falle eines ESD-Ereignisses mittels der Gate-Steuer-Einrichtung das an dem Gate-Bereich 807 anliegende Potential so stark erhöht werden, dass die SCR-Struktur des ESD-Schutz-Elementes 800 niederohmig wird und das ESD-Schutz-Element 800 in diesem zweiten Betriebszustand des elektrischen Schaltkreises einen hohen ESD-Strom z.B. nach Masse ableiten kann, so dass ein parallel zu dem ESD-Schutz-Element 800 geschaltetes Element des elektrischen Schaltkreises nicht durch das ESD-Ereignis geschädigt bzw. zerstört wird. Sobald das ESD-Ereignis vorüber ist und der Strom zwischen Anode und Kathode des ESD-Schutz-Elementes 800 unter den Wert des Haltestromes gesunken ist, schaltet sich das ESD-Schutzelement 800 automatisch aus, d.h. es wird wieder hochohmig.

Mit Hilfe des über dem zweiten Body-Bereich 804 ausgebildeten Gates 807 und der mit dem Gate 807 elektrisch gekoppelten Gate-Steuer-Einrichtung kann anschaulich die Trigger-Spannung (Auslöse-Spannung) der SCR-Struktur des ESD-Schutz-Elementes 800 so weit erniedrigt werden (z.B. deutlich unter den Wert einer Durchbruchsspannung eines sensiblen Gate-Oxids eines zu schützenden Feldeffekttransistors), dass das ESD-Schutz-Element 800 im Falle eines ESD-Ereignisses zuverlässig ein zu dem ESD-Schutz-Element 800 parallel geschaltetes Element des elektrischen Schaltkreises schützen kann. Anschaulich kann das in 8A gezeigte ESD-Schutz-Element 800 daher als ein auf einem SCR mit einer niedrigen Triggerspannung basierendes ESD-Schutz-Element bezeichnet werden, welches in einer MuGFET-Technologie (alternativ in einer FD-SOI-Technologie) z.B. unter Verwendung von Standard-Prozess-Schritten der entsprechenden Technologie realisiert werden kann. Ein Vorteil des ESD-Schutz-Elementes 800 kann darin gesehen werden, dass im Gegensatz zu LVTSCR-Strukturen gemäß dem Stand der Technik beispielsweise keine N+-Diffusion im Mittelbereich (d.h. zwischen Anode und Kathode) erforderlich ist. Ferner werden bei dem ESD-Schutz-Element 800 lange Abstände (zum Beispiel zwischen Anode und Kathode) vermieden.

8B zeigt eine Querschnittsansicht eines ESD-Schutz-Elementes 830 gemäß einem anderen Ausführungsbeispiel der Erfindung. Das ESD-Schutz-Element 830 unterscheidet sich von dem in 8A gezeigten ESD-Schutz-Element 800 dadurch, dass anstelle des über dem schwach p-dotierten zweiten Body-Bereich 805 ausgebildeten Gates 807 ein Gate-Bereich bzw. ein Gate (in 8B durch eine Gate-Elektrode 837 dargestellt) über dem schwach n-dotierten ersten Body-Bereich 804 ausgebildet ist. Das Gate 837 kann, ähnlich wie oben im Zusammenhang mit dem Gate 807 beschrieben, eine elektrisch isolierende Schicht (z.B. eine Gate-Oxidschicht bzw. ein Gate-Oxid) aufweisen, welche auf der oberen Oberfläche (Deckfläche) und den beiden Seitenflächen des ersten Body-Bereiches 804 ausgebildet sein kann, sowie eine auf dem Gate-Oxid ausgebildete elektrisch leitende Gate-Schicht. Das Gate 837 kann so ausgebildet sein, dass das ESD-Schutz-Element 830 eine Triple-Gate-Struktur bzw. Multigate-Struktur (d.h. Ansteuerung des ersten Body-Bereiches 804 von drei Seiten aus) oder eine Double-Gate-Struktur (Ansteuerung des ersten Body-Bereiches 804 von den beiden Seitenflächen aus) aufweist. Das Gate 837 ist mittels eines Gate-Anschlusses G2 mit einer Gate-Steuer-Einrichtung, z.B. einem ESD-Detektor-Schaltkreis (nicht gezeigt, vgl. 15A bis 15D), elektrisch gekoppelt.

Die Funktionsweise des ESD-Schutz-Elementes 830 ist ähnlich wie die des in 8A gezeigten ESD-Schutz-Elementes 800, wobei im Unterschied zu dem ESD-Schutz-Element 800 das Triggern des ESD-Schutz-Elementes 830 dadurch erfolgt, dass mit Hilfe der Gate-Steuer-Einrichtung in dem ersten Body-Bereich 805, welcher anschaulich einen Kanalbereich eines aus dem stark p-dotierten (P+) ersten Anschluss-Bereich 802, dem schwach n-dotierten (N-) ersten Body-Bereich 804, dem schwach p-dotierten (P-) zweiten Body-Bereich 805 und dem Gate 837 gebildeten PMOS-Transistors bildet, ein elektrisch leitender Kanal gebildet wird. Dazu kann mittels der Gate-Steuer-Einrichtung ein an dem Gate-Bereich 837 anliegendes hohes elektrisches Potential VG2 entsprechend erniedrigt werden, so dass der PMOS-Transistor, welcher bei Anliegen eines hohen elektrischen Potentials sperrt, in einen niederohmigen Zustand übergeht.

In einer alternativen (nicht gezeigten) Ausgestaltung der Erfindung kann über dem schwach p-dotierten (P-) zweiten Body-Bereich 805 ein erster Gate-Bereich 807 ausgebildet sein, welcher erste Gate-Bereich 807 mittels eines ersten Gate-Anschlusses G1 mit einer ersten Gate-Steuer-Einrichtung elektrisch gekoppelt ist, und gleichzeitig kann über dem schwach n-dotierten (N-) ersten Body-Bereich 804 ein zweiter Gate-Bereich 837 ausgebildet sein, welcher zweite Gate-Bereich 837 mittels eines zweiten Gate-Anschlusses G2 mit einer zweiten Gate-Steuer-Einrichtung elektrisch gekoppelt ist. Gemäß dieser Ausgestaltung können der erste Gate-Bereich 807 und der zweite Gate-Bereich 837 so ausgebildet sein, dass sie einerseits die jeweiligen Body-Bereiche überdecken, um einen guten Durchgriff des Gate-Potentials zu erzielen, und dass sie sich andererseits gegenseitig nicht berühren. Anschaulich weist das ESD-Schutz-Element in dieser Ausgestaltung ein sogenanntes "Split Gate" auf.

Anschaulich sind in dieser Ausführungsform die Strukturen der ESD-Schutz-Elemente 800 und 830 kombiniert. Dadurch können bei einem ESD-Ereignis der MOS-Kanal des NMOS-Transistors (mit Hilfe der mit dem ersten Gate-Anschluss G1 gekoppelten ersten Gate-Steuer-Einrichtung) und/oder der MOS-Kanal des PMOS-Transistors (mit Hilfe der mit dem zweiten Gate-Anschluss G2 gekoppelten zweiten Gate-Steuer-Einrichtung) der SCR-Struktur mittels Anlegens geeigneter elektrischer Potentiale an den ersten Gate-Bereich 807 und/oder an den zweiten Gate-Bereich 837 "eingeschaltet" werden und das ESD-Schutz-Element somit getriggert werden.

8C zeigt eine Querschnittsansicht eines ESD-Schutz-Elementes 850 gemäß einem anderen Ausführungsbeispiel der Erfindung, bei dem im Unterschied zu den asymmetrischen Strukturen 800 bzw. 830, bei denen nur das Oberflächenpotential des zweiten Body-Bereiches 805 mittels des Kontroll-Gates 807 bzw. nur das Oberflächenpotential des ersten Body-Bereiches 804 mittels des Kontroll-Gates 837 gesteuert wird, ein Gate-Bereich 857 über beiden Body-Bereichen 804 und 805 ausgebildet ist, so dass das Oberflächenpotential des schwach n-dotierten (N-) ersten Body-Bereiches 804 und das Oberflächenpotential des schwach p-dotierten (P-) zweiten Body-Bereiches 805 gleichzeitig mit Hilfe des gemeinsamen Gates 857 gesteuert werden können. Das Gate 857 kann ähnlich wie im vorangegangenen für das Gate 807 und das Gate 837 beschrieben eine elektrisch isolierende Schicht (z.B. eine Gate-Oxidschicht) aufweisen, welche auf der oberen Oberfläche und den beiden Seitenflächen des ersten Body-Bereiches 804 und des zweiten Body-Bereiches 805 ausgebildet ist, sowie eine auf dem Gate-Oxid ausgebildete elektrisch leitende Gate-Schicht. Ähnlich wie bei den im Zusammenhang mit 8A und 8B beschriebenen ESD-Schutz-Elementen 800 bzw. 830 kann das Gate 857 des ESD-Schutz-Elementes 850 so ausgebildet sein, dass das ESD-Schutz-Element eine Triple-Gate-Struktur (Multi-Gate-Struktur) oder alternativ eine Double-Gate-Struktur aufweist. Das Gate 857 ist mittels eines Gate-Anschlusses G mit einer Gate-Steuer-Einrichtung, welche das an dem Gate 857 angelegte elektrische Potential steuert, elektrisch gekoppelt.

Die in 8C gezeigte symmetrische Struktur des ESD-Schutz-Elementes 850 kann verwendet werden, wenn die an der Anode (erster Anschluss-Bereich 802) angelegte Spannung weniger als ungefähr 2 × 0.7 V = 1.4 V beträgt.

8D zeigt ein elektrisches Ersatzschaltbild 870 des in 8C gezeigten ESD-Schutz-Elementes 850, aus welchem Schaltbild 870 die aus dem ersten Anschluss-Bereich 802, dem ersten Body-Bereich 804 und dem zweiten Body-Bereich 805 des ESD-Schutz-Elementes 850 gebildete pnp-Bipolartransistor-Struktur 871 zu erkennen ist, welche pnp-Struktur 871 unter Hinzunahme des Gates 857 einen PMOS-Transistor 872 ergibt. Ferner ist aus dem Schaltbild 870 die aus dem ersten Body-Bereich 804, dem zweiten Body-Bereich 805 und dem zweiten Anschluss-Bereich 803 des ESD-Schutz-Elementes 850 gebildete npn-Bipolartransistorstruktur 873 zu erkennen, welche npn-Struktur 873 unter Hinzunahme des Gates 857 einen NMOS-Transistor 874 ergibt. Aus dem Schaltbild 870 ist weiterhin ersichtlich, dass die Basis (B) des pnp-Transistors 871 gleichzeitig den Kollektor (C) des npn-Transistors 873 bildet und dass umgekehrt die Basis (B) des npn-Transistors 873 gleichzeitig den Kollektor (C) des pnp-Transistors 871 bildet. Ein Aspekt der Erfindung kann darin gesehen werden, dass die Verwendung einer SOI-Technologie das Bilden von Floating-Body-Bereichen, d.h. schwach n-dotierten bzw. schwach p-dotierten Body-Bereichen mit freischwebendem elektrischen Potential ermöglicht, so dass eine intrinsische Strom-Spannungs-Charakteristik (I-V-Charakteristik) nur bestimmt ist durch eingebaute BE-Übergänge (Basis-Emitter-Übergänge) des pnp-Transistors 871 bzw. des npn-Transistors 873 sowie durch die Einsatzspannungen des PMOS-Transistors 872 bzw. des NMOS-Transistors 874.

8E zeigt eine Querschnittsansicht eines ESD-Schutz-Elementes 890 gemäß einem anderen Ausführungsbeispiel der Erfindung. Das ESD-Schutz-Element 890 unterscheidet sich von dem in 8A gezeigten ESD-Schutz-Element 800 dadurch, dass zwischen dem ersten Body-Bereich 804 und dem zweiten Body-Bereich 805 ein stark n-dotierter (N+) Diffusions-Bereich 891 ausgebildet ist. Der Diffusions-Bereich 891 kann eine ähnliche Dotierstoff-Konzentration aufweisen wie der erste Anschluss-Bereich 802 und/oder der zweite Anschluss-Bereich 803.

8F zeigt eine Querschnittsansicht eines ESD-Schutz-Elementes 895 gemäß einem anderen Ausführungsbeispiel der Erfindung. Das ESD-Schutz-Element 895 unterscheidet sich von dem in 8B gezeigten ESD-Schutz-Element 830 dadurch, dass zwischen dem ersten Body-Bereich 804 und dem zweiten Body-Bereich 805 ein stark p-dotierter (P+) Diffusions-Bereich 896 ausgebildet ist. Der Diffusions-Bereich 896 kann eine ähnliche Dotierstoff-Konzentration aufweisen wie der erste Anschluss-Bereich 802 und/oder der zweite Anschluss-Bereich 803.

9 zeigt eine Layout-Darstellung einer ESD-Schutz-Einrichtung 900' basierend auf einer MuGFET-Technologie gemäß einem Ausführungsbeispiel der Erfindung. Die ESD-Schutz-Einrichtung 900' weist eine Multi-Fin-Struktur 908 mit einer Mehrzahl von parallel geschalteten ESD-Schutz-Elementen 900 auf, wobei jedes ESD-Schutz-Element 900 eine Fin-Struktur 909 aufweist. Jede Fin-Struktur (Finne) 909 weist einen stark p-dotierten (P+) ersten Anschluss-Bereich 802 und einen stark n-dotierten (N+) zweiten Anschluss-Bereich 803 auf, sowie einen schwach n-dotierten (N-) ersten Body-Bereich 804 und einen schwach p-dotierten (P-) zweiten Body-Bereich 805. Der schwach n-dotierte (N-) erste Body-Bereich 804 und der schwach p-dotierte (P-) zweite Body-Bereich 805 sind zwischen dem stark p-dotierten (P+) ersten Anschluss-Bereich 802 und dem stark n-dotierten (N+) zweiten Anschluss-Bereich 803 ausgebildet, derart, dass der schwach n-dotierte (N-) erste Body-Bereich 804 zwischen dem stark p-dotierten (P+) ersten Anschluss-Bereich 802 und dem schwach p-dotierten (P-) zweiten Body-Bereich 805 ausgebildet ist und dass ferner der schwach p-dotierte (P-) zweite Body-Bereich 805 zwischen dem schwach n-dotierten (N-) ersten Body-Bereich 804 und dem stark n-dotierten (N+) zweiten Anschluss-Bereich 803 ausgebildet ist. Die Fin-Strukturen 900 weisen daher eine ähnliche SCR-Struktur auf wie die in 8A bis 8C gezeigten.

Die ersten Anschluss-Bereiche 802 (auch als erste Kontakt-Bereiche 802 bezeichnet) der Fin-Strukturen 909 sind mittels einer Mehrzahl erster elektrischer Kontakte 802a gemeinsam elektrisch kontaktiert, und die zweiten Anschluss-Bereiche 803 (auch als zweite Kontakt-Bereiche 903 bezeichnet) sind mittels einer Mehrzahl zweiter elektrischer Kontakte 803a gemeinsam elektrisch kontaktiert. Die ersten Anschluss-Bereiche 802 bilden zusammen mit den ersten elektrischen Kontakten 802a einen Anoden-Bereich bzw. eine Anode (mit "Anode" in 9 bezeichnet) der ESD-Schutz-Einrichtung 900', während die zweiten Anschluss-Bereiche 803 zusammen mit den zweiten elektrischen Kontakten 803a einen Kathoden-Bereich bzw. eine Kathode (mit "Cathode" in 9 bezeichnet) der ESD-Schutz-Einrichtung 900' bilden.

Die Multi-Fin-Struktur 908 der ESD-Schutz-Einrichtung 900' weist einen Gate-Bereich bzw. ein Gate (durch die Gate-Elektrode 907 dargestellt) auf, welches Gate 907 über den schwach p-dotierten (P-) zweiten Body-Bereichen 805 der parallel geschalteten ESD-Schutz-Elemente 900 (bzw. der jeweiligen Fin-Strukturen 909) ausgebildet ist. Mit anderen Worten weisen die in der ESD-Schutz-Einrichtung 900' ausgebildeten ESD-Schutz-Elemente 900 ein gemeinsames Gate 907 auf, welches anschaulich über die Topologie der Fin-Strukturen 909 der Multi-Fin-Struktur 908 gewickelt ist. Das Gate 907 kann dabei so eingerichtet sein, wie es beispielsweise im Zusammenhang mit dem in 8A gezeigten ESD-Schutz-Element 800 beschrieben wurde. Das Gate 907 ist mittels eines Gate-Anschlusses G1 mit einer Gate-Steuer-Einrichtung, welche als ESD-Detektor-Schaltkreis (vgl. 14A bis 14D) ausgebildet sein kann, elektrisch gekoppelt. Mit Hilfe der Gate-Steuer-Einrichtung kann ein an dem Gate-Bereich 907 angelegtes elektrisches Potential VG1 gesteuert werden, wodurch wiederum das Oberflächenpotential der schwach p-dotierten (P-) zweiten Body-Bereiche 805 (anschaulich der Kanal-Bereiche der aus den Bereichen 804, 805 und 803 der jeweiligen SCR-Struktur und dem Gate 907 gebildeten NMOS-Transistoren) aller in der ESD-Schutz-Einrichtung 900' ausgebildeten ESD-Schutz-Elemente 900 gemeinsam gesteuert werden kann (vgl. Beschreibung zu 8A).

In 9 ist ferner ein Bereich 910 dargestellt, in welchem eine Silizidierung, d.h. das Ausbilden einer Silizid-Schicht, blockiert werden kann. Durch Blockieren der Silizid-Bildung innerhalb des Bereiches 910 kann ein elektrischer Kurzschluss zwischen dem ersten Anschluss-Bereich 802 und dem zweiten Anschluss-Bereich 803 einer Fin-Struktur 909 verhindert werden.

Die ESD-Schutz-Einrichtung 900' kann zum Schutz eines oder mehrerer zu der ESD-Schutz-Einrichtung 900' parallel geschalteter Elemente eines elektrischen Schaltkreises verwendet werden, wobei die Funktionsweise der ESD-Schutz-Einrichtung 900' analog ist zu der Funktionsweise des ESD-Schutz-Elementes 800 (siehe die obige Beschreibung im Zusammenhang mit 8A).

In einer alternativen (nicht gezeigten) Ausgestaltung der Erfindung kann anstelle des über den schwach p-dotierten (P-) zweiten Body-Bereichen 805 der ESD-Schutz-Einrichtung 900' ausgebildeten gemeinsamen Gates 907 ein gemeinsames Gate über den schwach n-dotierten (N-) ersten Body-Bereichen 804 der ESD-Schutz-Einrichtung 900' ausgebildet sein, welches Gate mit einer Gate-Steuer-Einrichtung, z.B. einem ESD-Detektor-Schaltkreis (vgl. 15A bis 15D), mittels eines Gate-Anschlusses G2 (vgl. 8B) elektrisch gekoppelt sein kann.

In diesem Fall kann mit Hilfe der Gate-Steuer-Einrichtung das an dem über den schwach n-dotierten (N-) ersten Body-Bereichen 804 ausgebildeten Gate-Bereich angelegte elektrische Potential gesteuert werden, wodurch wiederum das Oberflächenpotential der schwach n-dotierten (N-) ersten Body-Bereiche 804 (anschaulich der Kanal-Bereiche der aus den Bereichen 802, 804 und 805 der jeweiligen SCR-Struktur und dem Gate gebildeten PMOS-Transistoren) aller in der ESD-Schutz-Einrichtung 900' ausgebildeten ESD-Schutz-Elemente 900 gemeinsam gesteuert werden kann (vgl. Beschreibung zu 8B).

In noch einer anderen (nicht gezeigten) Ausgestaltung der Erfindung kann analog zu dem in 8C gezeigten Ausführungsbeispiel ein gemeinsames Gate über den schwach n-dotierten (N-) ersten Body-Bereichen 804 und den schwach p-dotierten (P-) zweiten Body-Bereichen 805 ausgebildet sein, welches Gate mit einer Gate-Steuer-Einrichtung elektrisch gekoppelt sein kann. In diesem Fall kann mit Hilfe der Gate-Steuer-Einrichtung das an dem Gate-Bereich angelegte elektrische Potential gesteuert werden, wodurch das Oberflächenpotential der schwach n-dotierten (N-) ersten Body-Bereiche 804 und gleichzeitig auch das Oberflächenpotential der schwach p-dotierten (P-) zweiten Body-Bereiche 805 aller in der ESD-Schutz-Einrichtung 900' ausgebildeten ESD-Schutz-Elemente 900 gemeinsam gesteuert werden kann (vgl. Beschreibung zu 8C).

10A zeigt eine Querschnittsansicht eines ESD-Schutz-Elementes 1000 gemäß einem anderen Ausführungsbeispiel der Erfindung. Das ESD-Schutz-Element 1000 unterscheidet sich von dem in 8A gezeigten ESD-Schutz-Element 800 dadurch, dass zwischen dem schwach p-dotierten (P-) zweiten Body-Bereich 805 und dem stark n-dotierten (N+) zweiten Anschluss-Bereich 803 ein stark n-dotierter (N+) erster Diffusions-Bereich 1002 und ein stark p-dotierter (P+) zweiter Diffusions-Bereich 1003 sowie ein schwach n-dotierter (N-) dritter Body-Bereich 1004 und ein schwach p-dotierter (N-) vierter Body-Bereich 1005 ausgebildet sind, wobei der erste Diffusions-Bereich 1002, der zweite Diffusions-Bereich 1003, der dritte Body-Bereich 1004 und der vierte Body-Bereich 1005 so angeordnet sind, dass das ESD-Schutz-Element 1000 abwechselnd p-leitende Bereiche und n-leitende Bereiche aufweist.

Anschaulich weist das in 10A gezeigte ESD-Schutz-Element 1000 zwei in Serie geschaltete SCR-Strukturen auf: eine erste SCR-Struktur SCR-1 weist eine erste pnpn-Struktur auf, welche erste pnpn-Struktur gebildet ist aus dem stark p-dotierten (P+) ersten Anschluss-Bereich 802, dem schwach n-dotierten (N-) ersten Body-Bereich 804, dem schwach p-dotierten (P-) zweiten Body-Bereich 805 und dem stark n-dotierten (N+) ersten Diffusions-Bereich 1002, und eine zweite SCR-Struktur SCR-2 weist eine zweite pnpn-Struktur auf, welche zweite pnpn-Struktur gebildet ist aus dem stark p-dotierten (P+) zweiten Diffusions-Bereich 1003, dem schwach n-dotierten (N-) dritten Body-Bereich 1004, dem schwach p-dotierten (P-) vierten Body-Bereich 1005 und dem stark n-dotierten (N+) zweiten Anschluss-Bereich 803. Der erste hoch dotierte (N+) Diffusions-Bereich 1002 dient anschaulich als (innere) Elektrode der ersten SCR-Struktur SCR-1, und der zweite hoch dotierte (P+) Diffusions-Bereich 1003 dient anschaulich als (innere) Elektrode der zweiten SCR-Struktur SCR-2.

Ein erster Gate-Bereich (in 10A dargestellt durch eine erste Gate-Elektrode 1007a) ist über dem schwach p-dotierten (P-) zweiten Body-Bereich 805 des ESD-Schutz-Elementes 1000 ausgebildet, welcher erste Gate-Bereich 1007a mittels eines ersten Gate-Anschlusses G1-1 mit einer Gate-Steuer-Einrichtung (nicht gezeigt) elektrisch gekoppelt ist. Ferner ist ein zweiter Gate-Bereich (in 10A dargestellt durch eine zweite Gate-Elektrode 1007b) über dem schwach p-dotierten (P-) vierten Body-Bereich 1005 des ESD-Schutz-Elementes 1000 ausgebildet, welcher zweite Gate-Bereich 1007b mittels eines zweiten Gate-Anschlusses G1-2 mit der Gate-Steuer-Einrichtung elektrisch gekoppelt ist. Der erste Gate-Bereich 1007a (erstes Gate 1007a) und der zweite Gate-Bereich 1007b (zweites Gate 1007b) können ähnlich ausgebildet sein wie das Gate 807 des im Zusammenhang mit 8A beschriebenen ESD-Schutz-Elementes 800.

Das in 10A gezeigte ESD-Schutz-Element 1000 weist anschaulich eine gestackte SCR-Struktur mit einer ersten SCR-Struktur SCR-1 und einer zweiten SCR-Struktur SCR-2 auf, mit anderen Worten einen aus einer ersten SCR-Struktur SCR-1 und einer zweiten SCR-Struktur SCR-2 gebildeten zweistufigen SCR-Stack. Die Funktionsweise des ESD-Schutz-Elementes 1000 ist ähnlich wie die des im Zusammenhang mit 8A beschriebenen ESD-Schutz-Elementes 800, wobei mit Hilfe der gestackten SCR-Anordnung des ESD-Schutz-Elementes 1000 eine höhere Halte-Spannung erzielt werden kann, was zum Beispiel für Spannungs-Klemmen von VDD-Leitungen bei 2.5 V ausgenutzt werden kann. In alternativen Ausgestaltungen der Erfindung können in analoger Weise in einem ESD-Schutz-Element drei oder mehr (allgemein m) SCR-Strukturen SCR-1, SCR-2, ..., SCR-m gestackt sein (m-stufiger SCR-Stack, vgl. 11).

10B zeigt ein ESD-Schutz-Element 1030 gemäß einem anderen Ausführungsbeispiel der Erfindung. Das ESD-Schutz-Element 1030 unterscheidet sich von dem in 10A gezeigten ESD-Schutz-Element 1000 dadurch, dass anstelle des über dem schwach p-dotierten (P-) zweiten Body-Bereich 804 ausgebildeten ersten Gate-Bereiches 1007a und des über dem schwach p-dotierten (P-) vierten Body-Bereich 1004 ausgebildeten zweiten Gate-Bereiches 1007b ein dritter Gate-Bereich bzw. ein drittes Gate (in 10B dargestellt durch eine dritte Gate-Elektrode 1037a) über dem schwach n-dotierten (N-) ersten Body-Bereich 804 ausgebildet ist und ein vierter Gate-Bereich bzw. ein viertes Gate (in 10B dargestellt durch eine vierte Gate-Elektrode 1037b) über dem schwach n-dotierten (N-) dritten Body-Bereich 1005 ausgebildet ist. Das dritte Gate 1037a und das vierte Gate 1037b können ähnlich ausgebildet sein wie das erste Gate 1007a bzw. das zweite Gate 1007b des im Zusammenhang mit 10A beschriebenen ESD-Schutz-Elementes 1000. Die Funktionsweise des in 10B gezeigten ESD-Schutz-Elementes 1030 ist ähnlich wie die des im Zusammenhang mit 8B beschriebenen ESD-Schutz-Elementes 830, wobei mit Hilfe der gestackten SCR-Anordnung des ESD-Schutz-Elementes 1030 eine höhere Halte-Spannung erzielt werden kann, was zum Beispiel für Spannungs-Klemmen von VDD-Leitungen bei 2.5 V ausgenutzt werden kann. In alternativen Ausgestaltungen der Erfindung können in analoger Weise in einem ESD-Schutz-Element drei oder mehr (allgemein m) SCR-Strukturen SCR-1, SCR-2, ..., SCR-m gestackt sein (m-stufiger SCR-Stack, vgl. 11).

11 zeigt ein auf einer MuGFET-Technologie basierendes Layout einer ESD-Schutz-Einrichtung 1100' gemäß einem anderen Ausführungsbeispiel der Erfindung. Die ESD-Schutz-Einrichtung 1100' weist eine Multi-Fin-Struktur 1108 mit einer Mehrzahl von parallel geschalteten ESD-Schutz-Elementen 1100 auf, wobei jedes ESD-Schutz-Element 1100 eine Fin-Struktur 1109 aufweist. Die Fin-Struktur (Finne) 1109 jedes einzelnen ESD-Schutz-Elementes 1100 weist eine gestackte SCR-Struktur mit einer ersten SCR-Struktur SCR-1 und einer in Serie geschalteten zweiten SCR-Struktur SCR-2 auf (alternativ einen m-stufigen SCR-Stack mit m SCR-Strukturen SCR-1, SCR-2, ..., SCR-m), ähnlich wie die im Zusammenhang mit 10A und 10B beschriebenen Strukturen.

Mit Hilfe von über den schwach p-dotierten (P-) zweiten Body-Bereichen 805 jeder Fin-Struktur 1109 ausgebildeten ersten Gate-Bereichen (in 11 dargestellt durch erste Gate-Elektroden 1007a), welche ersten Gate-Bereiche 1007a mittels eines ersten Gate-Anschlusses G1-1 mit einer ersten Gate-Steuer-Einrichtung (z.B. einem ESD-Detektor-Schaltkreis, vgl. 14A bis 14D) elektrisch kontaktiert sind, und mit Hilfe von über den schwach p-dotierten (P-) vierten Body-Bereichen 1005 jeder Fin-Struktur 1109 ausgebildeten zweiten Gate-Bereichen (in 11 dargestellt durch zweite Gate-Elektroden 1007b), welche zweiten Gate-Bereiche 1007b mittels eines zweiten Gate-Anschlusses G1-2 mit der ersten Gate-Steuer-Einrichtung elektrisch kontaktiert sind, können die jeweiligen NMOS-Transistoren der in den Fin-Strukturen 1109 ausgebildeten ersten SCR-Strukturen SCR-1 bzw. zweiten SCR-Strukturen SCR-2 angesteuert werden.

Die ersten Gate-Bereiche 1007a können als ein gemeinsames erstes Gate 1007a ausgebildet sein, d.h. als ein erster Gate-Bereich 1007a, welcher über allen Fin-Strukturen 1109 gemeinsam ausgebildet ist, und die zweiten Gate-Bereiche 1007b können als ein gemeinsames zweites Gate 1007b ausgebildet sein, d.h. als ein zweiter Gate-Bereich 1007b, welcher über allen Fin-Strukturen 1109 gemeinsam ausgebildet ist. In diesem Fall können die Oberflächenpotentiale aller schwach p-dotierten (P-) zweiten Body-Bereiche 805 mit Hilfe eines gemeinsamen ersten Gates 1007a gesteuert werden, und die Oberflächenpotentiale aller schwach p-dotierten (P-) vierten Body-Bereiche 1005 können mit Hilfe eines gemeinsamen zweiten Gates 1007b gesteuert werden.

Der erste Gate-Anschluss G1-1 kann mit dem zweiten Gate-Anschluss G1-2 elektrisch gekoppelt sein (in 11 durch die Kopplungslinie 1181 und den Gate-Anschluss G1 dargestellt), so dass das gemeinsame erste Gate 1007a bzw. die ersten Gate-Bereiche 1007a und das gemeinsame zweite Gate 1007b bzw. die zweiten Gate-Bereiche 1007b mittels der ersten Gate-Steuer-Einrichtung gemeinsam angesteuert werden können.

Alternativ (oder zusätzlich) können bei der in 11 gezeigten ESD-Schutz-Einrichtung 1100 mit Hilfe von über den schwach n-dotierten (N-) ersten Body-Bereichen 804 jeder Fin-Struktur 1109 ausgebildeten dritten Gate-Bereichen (in 11 dargestellt durch dritte Gate-Elektroden 1037a), welche dritten Gate-Bereiche 1037a mittels eines dritten Gate-Anschlusses G2-1 mit einer zweiten Gate-Steuer-Einrichtung (z.B. einem ESD-Detektor-Schaltkreis, vgl. 15A bis 15D) elektrisch kontaktiert sind, und mit Hilfe von über den schwach n-dotierten (N-) dritten Body-Bereichen 1004 jeder Fin-Struktur 1109 ausgebildeten vierten Gate-Bereichen (in 11 dargestellt durch vierte Gate-Elektroden 1037b), welche vierten Gate-Bereiche 1037b mittels eines vierten Gate-Anschlusses G2-2 mit der zweiten Gate-Steuer-Einrichtung elektrisch kontaktiert sind, die jeweiligen PMOS-Transistoren der in den Fin-Strukturen 1109 ausgebildeten ersten SCR-Strukturen SCR-1 bzw. zweiten SCR-Strukturen SCR-2 angesteuert werden. Werden sowohl die NMOS-Transistoren als auch die PMOS-Transistoren der SCR-Strukturen SCR-1 bzw. SCR-2 angesteuert (z.B. mit Hilfe einer ersten Gate-Steuer-Einrichtung und einer zweiten Gate-Steuer-Einrichtung), so können die in der ESD-Schutz-Einrichtung ausgebildeten ESD-Schutz-Elemente anschaulich als doppelt getriggerte SCRs bezeichnet werden.

Die dritten Gate-Bereiche 1037a können als ein gemeinsames drittes Gate 1037a ausgebildet sein, d.h. als ein dritter Gate-Bereich 1037a, welcher über allen Fin-Strukturen 1109 gemeinsam ausgebildet ist, und die vierten Gate-Bereiche 1037b können als ein gemeinsames viertes Gate 1037b ausgebildet sein, d.h. als ein vierter Gate-Bereich 1037b, welcher über allen Fin-Strukturen 1109 gemeinsam ausgebildet ist. In diesem Fall können die Oberflächenpotentiale aller schwach n-dotierten (N-) ersten Body-Bereiche 805 mit Hilfe eines gemeinsamen dritten Gates 1037a gesteuert werden, und die Oberflächenpotentiale aller schwach n-dotierten (N-) dritten Body-Bereiche 1005 können mit Hilfe eines gemeinsamen vierten Gates 1037b gesteuert werden.

Der dritte Gate-Anschluss G2-1 kann mit dem vierten Gate-Anschluss G2-2 elektrisch gekoppelt sein (in 11 durch die Kopplungslinie 1182 und den Gate-Anschluss G2 dargestellt), so dass das gemeinsame dritte Gate 1037a bzw. die dritten Gate-Bereiche 1037a und das gemeinsame vierte Gate 1037b bzw. die vierten Gate-Bereiche 1037b mittels der zweiten Gate-Steuer-Einrichtung gemeinsam angesteuert werden können.

12A zeigt eine Querschnittsansicht eines ESD-Schutz-Elementes 1200 gemäß einem anderen Ausführungsbeispiel der Erfindung. Das ESD-Schutz-Element 1200 unterscheidet sich von dem in 10A gezeigten ESD-Schutz-Element 1000 dadurch, dass bei dem ESD-Schutz-Element 1200 die inneren Elektroden, i.e. die hoch dotierten Diffusions-Bereiche 1002 und 1003 (vgl. 10A), der einzelnen SCR-Strukturen SCR-1 bzw. SCR-2 fehlen. Anschaulich überlappen bei dem ESD-Schutz-Element 1200 die erste SCR-Struktur SCR-1 und die zweite SCR-Struktur SCR-2. Dadurch wird im Vergleich zu dem in 10A gezeigten ESD-Schutz-Element 1000 eine Verringerung des Flächenbedarfs erreicht.

12B zeigt eine Querschnittsansicht eines ESD-Schutz-Elementes 1230 gemäß einem anderen Ausführungsbeispiel der Erfindung. Analog zu dem in 12A gezeigten ESD-Schutz-Element 1200 unterscheidet sich das ESD-Schutz-Element 1230 von dem in 10B gezeigten ESD-Schutz-Element 1030 dadurch, dass bei dem ESD-Schutz-Element 1230 die inneren Elektroden, d.h. die hoch dotierten Diffusions-Bereiche 1002 und 1003 (vgl. 10B) fehlen, wodurch im Vergleich zu dem in 10B gezeigten ESD-Schutz-Element 1030 eine Verringerung des Flächenbedarfs erreicht wird.

13 zeigt ein auf einer MuGFET-Technologie basierendes Layout einer ESD-Schutz-Einrichtung 1300 gemäß einem anderen Ausführungsbeispiel der Erfindung. Die ESD-Schutz-Einrichtung 1300' weist eine Multi-Fin-Struktur 1308 mit einer Mehrzahl von parallel geschalteten ESD-Schutz-Elementen 1300 auf, wobei jedes ESD-Schutz-Element 1300 eine Fin-Struktur 1309 aufweist. Die ESD-Schutz-Einrichtung 1300' unterscheidet sich von der in 11 gezeigten ESD-Schutz-Einrichtung 1100' dadurch, dass bei den in der ESD-Schutz-Einrichtung 1300' ausgebildeten ESD-Schutz-Elementen 1300 keine hoch dotierten Diffusions-Bereiche 1002 und 1003 bzw. innere Elektroden 1002 und 1003 (vgl. 11) in den SCR-Strukturen SCR-1 bzw. SCR-2 der Fin-Strukturen 1309 ausgebildet sind. Die in der ESD-Schutz-Einrichtung 1300' ausgebildeten ESD-Schutz-Elemente 1300 weisen daher eine ähnliche Struktur auf wie die in 12A bzw. 12B gezeigten ESD-Schutz-Elemente 1200 bzw. 1230. Dadurch wird eine Verringerung des Flächenbedarfs erreicht.

14A zeigt eine als ESD-Detektor-Schaltkreis bzw. Trigger-Schaltkreis ausgebildete Gate-Steuer-Einrichtung 1400a eines ESD-Schutz-Elementes gemäß einem Ausführungsbeispiel der Erfindung, welche Gate-Steuer-Einrichtung 1400a mit mindestens einem über mindestens einem p-leitenden Body-Bereich eines ESD-Schutz-Elementes ausgebildeten Gate-Bereich elektrisch gekoppelt werden kann, so dass mit Hilfe der Gate-Steuer-Einrichtung ein an dem mindestens einen Gate-Bereich angelegtes elektrisches Potential gesteuert werden kann, derart, dass das ESD-Schutz-Element während eines ersten (normalen) Betriebszustandes des elektrischen Schaltkreises einen hohen elektrischen Widerstand aufweist, und dass das ESD-Schutz-Element während eines zweiten, durch den Eintritt eines ESD-Ereignisses gekennzeichneten, Betriebszustandes des elektrischen Schaltkreises einen niedrigeren elektrischen Widerstand aufweist.

Die Gate-Steuer-Einrichtung 1400a bzw. der Trigger-Schaltkreis 1400a weist einen Serienschaltkreis auf, welcher Serienschaltkreis eine Zener-Diode 1461 und ein zu der Zener-Diode 1461 in Serie geschaltetes elektrisches Widerstandselement 1462 aufweist, wobei ein erster elektrischer Anschluss 1461a der Zener-Diode 1461 mit einem hohen elektrischen Potential gekoppelt ist (dargestellt durch den elektrischen Knoten 1460), z.B. mit dem an der Anode des ESD-Schutz-Elementes anliegenden elektrischen Potential (z.B. VDD-Potential des elektrischen Schaltkreises), und wobei ein zweiter elektrischer Anschluss 1461b der Zener-Diode 1461 mit einem ersten elektrischen Anschluss 1462a des elektrischen Widerstandselementes 1462 sowie mit mindestens einem über mindestens einem p-leitenden Body-Bereich ausgebildeten Gate-Bereich eines ESD-Schutz-Elementes (in 14A durch den Gate-Anschluss G1 dargestellt) elektrisch gekoppelt ist, und wobei ein zweiter elektrischer Anschluss 1462b des elektrischen Widerstandselementes 1462 mit einem elektrischen Masse-Potential 1470 gekoppelt ist.

Bei dem in 14A gezeigten Gate-Anschluss G1 kann es sich beispielsweise um den 8A gezeigten Gate-Anschluss G1, den in 9 gezeigten Gate-Anschluss G1, einen oder beide der in 10A gezeigten Gate-Anschlüsse G1-1 und G1-2, den in 11 gezeigten Gate-Anschluss G1 bzw. einen oder beide der in 11 gezeigten Gate-Anschlüsse G1-1 und G1-2, einen oder beide der in 12A gezeigten Gate-Anschlüsse G1-1 und G1-2, oder um einen oder beide der in 13 gezeigten Gate-Anschlüsse G1-1 und G1-2 handeln.

14B zeigt eine als ESD-Detektor-Schaltkreis bzw. Trigger-Schaltkreis ausgebildete Gate-Steuer-Einrichtung 1400b eines ESD-Schutz-Elementes gemäß einem anderen Ausführungsbeispiel der Erfindung. Die Gate-Steuer-Einrichtung 1400b unterscheidet sich von der in 14A gezeigten Gate-Steuer-Einrichtung 1400a dadurch, dass in der Gate-Steuer-Einrichtung 1400b anstelle der Zener-Diode 1461 eine Kapazität 1463 in Serie geschaltet ist zu dem elektrischen Widerstand 1462, derart, dass ein erster elektrischer Anschluss 1463a der Kapazität 1463 mit einem hohen elektrischen Potential (z.B. elektrisches Potential der Anode des ESD-Schutz-Elementes) elektrisch gekoppelt ist (dargestellt durch den Knoten 1460) und ein zweiter elektrischer Anschluss 1463b der Kapazität 1463 mit dem ersten elektrischen Anschluss 1462a des elektrischen Widerstandselementes 1462 sowie mit dem mindestens einen Gate-Bereich (dargestellt durch den Gate-Anschluss G1) des ESD-Schutz-Elementes elektrisch gekoppelt ist.

14C zeigt eine als ESD-Detektor-Schaltkreis bzw. Trigger-Schaltkreis ausgebildete Gate-Steuer-Einrichtung 1400c eines ESD-Schutz-Elementes gemäß einem anderen Ausführungsbeispiel der Erfindung. Die Gate-Steuer-Einrichtung 1400c unterscheidet sich von der in 14A gezeigten Gate-Steuer-Einrichtung 1400a dadurch, dass in der Gate-Steuer-Einrichtung 1400c anstelle der Zener-Diode 1461 eine Dioden-Folge 1464 aus n in Serie geschalteten Dioden (n·D) in Serie geschaltet ist zu dem elektrischen Widerstand 1462, derart, dass ein erster elektrischer Anschluss 1464a der Dioden-Folge 1464 mit einem hohen elektrischen Potential (z.B. mit dem elektrischen Potential der Anode des ESD-Schutz-Elementes) elektrisch gekoppelt ist (dargestellt durch den elektrischen Knoten 1460) gekoppelt ist und ein zweiter elektrischer Anschluss 1464b der Dioden-Folge 1464 mit dem ersten elektrischen Anschluss 1462a des Widerstandselementes 1462 sowie mit dem mindestens einen Gate-Bereich (dargestellt durch den Gate-Anschluss G1) des ESD-Schutz-Elementes elektrisch gekoppelt ist.

14D zeigt eine als ESD-Detektor-Schaltkreis bzw. Trigger-Schaltkreis ausgebildete Gate-Steuer-Einrichtung 1400d eines ESD-Schutz-Elementes gemäß einem anderen Ausführungsbeispiel der Erfindung. Die Gate-Steuer-Einrichtung 1400d unterscheidet sich von der in 14A gezeigten Gate-Steuer-Einrichtung 1400a dadurch, dass in der Gate-Steuer-Einrichtung 1400d anstelle der Zener-Diode 1461 ein Feldeffekttransistor 1465 (NMOS-Feldeffekttransistor) in Serie geschaltet ist zu dem elektrischen Widerstand 1462, derart, dass ein erster Source/Drain-Anschluss 1465a des Feldeffekttransistors 1465 mit dem hohen elektrischen Potential (z.B. VDD-Potential des Schaltkreises) elektrisch gekoppelt ist (dargestellt durch den elektrischen Knoten 1460), dass ein zweiter Source/Drain-Anschluss 1465b des Feldeffekttransistors 1465 mit dem ersten elektrischen Anschluss 1462a des elektrischen Widerstandselementes 1462sowie mit dem mindestens einen Gate-Bereich (dargestellt durch den Gate-Anschluss G1) des ESD-Schutz-Elementes elektrisch gekoppelt ist, und dass ein Gate-Anschluss 1465c des Feldeffekttransistors 1465 mit einem niedrigen elektrischen Potential (z.B. dem elektrischen Masse-Potential) 1470 elektrisch gekoppelt ist.

Die Gate-Steuer-Einrichtungen (ESD-Detektor-Schaltkreise bzw. Trigger-Schaltkreise) 1400a bis 1400d sind so eingerichtet, dass unter Ausnutzung eines bei einem ESD-Puls auftretenden schnellen Transienten das Überschreiten einer Überspannungs-Schwelle erfasst werden kann und/oder eine RC-Steuerung erfolgen kann.

Im Folgenden wird die Funktionsweise der in 14A bis 14D gezeigten Gate-Steuer-Einrichtungen 1400a bis 1400d am Beispiel des ESD-Detektor-Schaltkreises 1400a kurz erläutert.

Der in einem ESD-Schutz-Element ausgebildete ESD-Detektor-Schaltkreis 1400a kann parallel geschaltet sein zu einem zu schützenden Element des elektrischen Schaltkreises. Falls das ESD-Schutz-Element als Spannungs-Versorgungs-Klemme verwendet wird, kann die Anode des ESD-Schutz-Elementes mit einem VDD-Versorgungspotential des elektrischen Schaltkreises gekoppelt sein, und die Kathode des ESD-Schutz-Elementes kann mit einem VSS-Potential des elektrischen Schaltkreises gekoppelt sein. Alternativ kann, falls das ESD-Schutz-Element z.B. zum Schutz eines Eingangs-/Ausgangs-Schaltkreises (I/O-Schaltkreis) verwendet wird, die Anode des ESD-Schutz-Elementes mit dem Pad gekoppelt werden und die Kathode des ESD-Schutz-Elementes mit dem VSS-Potential bzw. die Kathode mit dem Pad und die Anode mit dem VDD-Potential.

In einem ersten (normalen) Betriebszustand des elektrischen Schaltkreises wird mit Hilfe des ESD-Detektor-Schaltkreises 1400a ein niedriges elektrisches Potential an dem mit dem zweiten elektrischen Anschluss 1461b der Zener-Diode 1461 gekoppelten mindestens einen Gate-Bereich, welcher mindestens eine Gate-Bereich über mindestens einem p-leitenden Body-Bereich des ESD-Schutz-Elementes ausgebildet ist, bereitgestellt. Der oder die entsprechenden NMOS-Transistoren des ESD-Schutz-Elementes sperren daher, und das ESD-Schutz-Element ist hochohmig. Falls ein ESD-Ereignis (ESD-Puls) mittels des Detektor-Schaltkreises 1400a erfasst (detektiert) wird, wird das an dem mindestens einen Gate-Bereich anliegende Potential anschaulich "hochgezogen" (pull-up), und der bzw. die MOS-Kanäle der NMOS-Transistoren wird leitend, und aufgrund des hohen Spannungsabfalls, welcher typischerweise während eines ESD-Ereignisses an dem ESD-Schutz-Element auftritt, wird ein starker MOS-Strom, mit anderen Worten ein durch den bzw. die Body-Bereiche des ESD-Schutz-Elementes fließender elektrischer Strom mit einer hohen Stromstärke, erzeugt, welcher den regenerativen Prozess (positiven Rückkopplungseffekt) der SCR-Struktur auslöst (triggert), so dass die SCR-Struktur in einen niederohmigen Zustand ("on"-Zustand) übergeht, und das ESD-Schutz-Element den ESD-Strom ableiten kann.

15A zeigt eine als ESD-Detektor-Schaltkreis bzw. Trigger-Schaltkreis ausgebildete Gate-Steuer-Einrichtung 1500a eines ESD-Schutz-Elementes gemäß einem anderen Ausführungsbeispiel der Erfindung, welche Gate-Steuer-Einrichtung 1500a mit mindestens einem über mindestens einem n-leitenden Body-Bereich eines ESD-Schutz-Elementes ausgebildeten Gate-Bereich elektrisch gekoppelt werden kann, so dass mit Hilfe der Gate-Steuer-Einrichtung ein an dem mindestens einen Gate-Bereich angelegtes elektrisches Potential gesteuert werden kann, derart, dass das ESD-Schutz-Element während eines ersten (normalen) Betriebszustandes des elektrischen Schaltkreises einen hohen elektrischen Widerstand aufweist, und dass das ESD-Schutz-Element während eines zweiten, durch den Eintritt eines ESD-Ereignisses gekennzeichneten, Betriebszustandes des elektrischen Schaltkreises einen niedrigeren elektrischen Widerstand aufweist.

Die Gate-Steuer-Einrichtung 1500a bzw. der Trigger-Schaltkreis 1500a weist einen Serienschaltkreis auf, welcher Serienschaltkreis ein elektrisches Widerstandselement 1462 und eine zu dem elektrischen Widerstandselement 1462 in Serie geschaltete Zener-Diode 1462 aufweist, wobei ein erster elektrischer Anschluss 1462a des elektrischen Widerstandselementes 1462 mit einem hohen elektrischen Potential (z.B. einem an der Anode des ESD-Schutz-Elementes anliegenden VDD-Potential) gekoppelt sein kann (dargestellt durch den elektrischen Knoten 1460) und ein zweiter elektrischer Anschluss 1462b des elektrischen Widerstandselementes 1462 mit einem ersten elektrischen Anschluss 1461a der Zener-Diode 1461 sowie mit mindestens einem über mindestens einem n-leitenden Body-Bereich ausgebildeten Gate-Bereich eines ESD-Schutz-Elementes (in 15A durch den Gate-Anschluss G2 dargestellt) elektrisch gekoppelt ist, und wobei ein zweiter elektrischer Anschluss 1461b der Zener-Diode 1461 mit einem elektrischen Masse-Potential 1470 gekoppelt ist.

Bei dem in 15A gezeigten Gate-Anschluss G2 kann es sich beispielsweise um den 8B gezeigten Gate-Anschluss G2, einen oder beide der in 10B gezeigten Gate-Anschlüsse G2-1 und G2-2, den in 11 gezeigten Gate-Anschluss G2 bzw. einen oder beide der in 11 gezeigten Gate-Anschlüsse G2-1 und G2-2, einen oder beide der in 12B gezeigten Gate-Anschlüsse G2-1 und G2-2, oder um einen oder beide der in 13 gezeigten Gate-Anschlüsse G2-1 und G2-2 handeln.

15B zeigt eine als ESD-Detektor-Schaltkreis bzw. Trigger-Schaltkreis ausgebildete Gate-Steuer-Einrichtung 1500b eines ESD-Schutz-Elementes gemäß einem anderen Ausführungsbeispiel der Erfindung. Die Gate-Steuer-Einrichtung 1500b unterscheidet sich von der in 15A gezeigten Gate-Steuer-Einrichtung 1500a dadurch, dass in der Gate-Steuer-Einrichtung 1500b anstelle der Zener-Diode 1461 eine Kapazität 1463 (z.B. ein Kondensator) in Serie geschaltet ist zu dem elektrischen Widerstand 1462, derart, dass ein erster elektrischer Anschluss 1463a der Kapazität 1463 mit dem zweiten elektrischen Anschluss 1462b des elektrischen Widerstandselementes 1462 gekoppelt ist, und dass ein zweiter elektrischer Anschluss 1463b der Kapazität 1463 mit dem elektrischen Masse-Potential 1470 gekoppelt ist.

15C zeigt eine als ESD-Detektor-Schaltkreis bzw. Trigger-Schaltkreis ausgebildete Gate-Steuer-Einrichtung 1500c eines ESD-Schutz-Elementes gemäß einem anderen Ausführungsbeispiel der Erfindung. Die Gate-Steuer-Einrichtung 1500c unterscheidet sich von der in 15A gezeigten Gate-Steuer-Einrichtung 1500a anschaulich dadurch, dass in der Gate-Steuer-Einrichtung 1500c anstelle der Zener-Diode 1461 eine Dioden-Folge 1464 aus n in Serie geschalteten Dioden (n·D) zu dem elektrischen Widerstand 1462 in Serie geschaltet ist, derart, dass ein erster elektrischer Anschluss 1464a der Dioden-Folge 1464 mit dem zweiten elektrischen Anschluss 1462b des elektrischen Widerstandselementes 1462 elektrisch gekoppelt ist, und dass ein zweiter elektrischer Anschluss 1464b der Dioden-Folge 1464 mit einem niedrigen elektrischen Potential 1470 (z.B. dem elektrischen Masse-Potential) gekoppelt ist.

15D zeigt eine als ESD-Detektor-Schaltkreis bzw. Trigger-Schaltkreis ausgebildete Gate-Steuer-Einrichtung 1500d eines ESD-Schutz-Elementes gemäß einem anderen Ausführungsbeispiel der Erfindung. Die Gate-Steuer-Einrichtung 1500d unterscheidet sich von der in 15A gezeigten Gate-Steuer-Einrichtung 1500a dadurch, dass in der Gate-Steuer-Einrichtung 1500d anstelle der Zener-Diode 1461 ein Feldeffekttransistor 1465 (NMOS-Feldeffekttransistor) in Serie geschaltet ist zu dem elektrischen Widerstand 1462, derart, dass ein erster Source/Drain-Anschluss 1465a des Feldeffekttransistors 1465 mit dem zweiten elektrischen Anschluss 1462b des elektrischen Widerstandselementes 1462 elektrisch gekoppelt ist, dass ein zweiter Source/Drain-Anschluss 1465b des Feldeffekttransistors 1465 mit einem niedrigen elektrischen Potential 1470 (z.B. dem elektrischen Masse-Potential) elektrisch gekoppelt ist, und dass ein Gate-Anschluss 1465c des Feldeffekttransistors 1465 mit einem niedrigen elektrischen Potential 1470 elektrisch gekoppelt ist (z.B. mit dem Masse-Potential, allgemein mit einem Potential, welches niedriger oder gleich einem an dem zweiten Source/Drain-Anschluss 1465b anliegenden elektrischen Potential ist).

Die Gate-Steuer-Einrichtungen (ESD-Detektor-Schaltkreise bzw. Trigger-Schaltkreise) 1500a bis 1500d sind so eingerichtet, dass unter Ausnutzung eines bei einem ESD-Puls auftretenden schnellen Transienten das Überschreiten einer Überspannungs-Schwelle erfasst werden kann und/oder eine RC-Steuerung erfolgen kann.

Die Funktionsweise der in 15A bis 15D gezeigten Gate-Steuer-Einrichtungen 1500a bis 1500d ist ähnlich wie die der im Zusammenhang mit 14A bis 14d beschriebenen Gate-Steuer-Einrichtungen 1400a bis 1400d, wobei im Unterschied zu dort bei den Gate-Steuer-Einrichtungen 1500a bis 1500d im ersten (normalen) Betriebszustand des elektrischen Schaltkreises ein hohes elektrisches Potential an dem Gate-Anschluss G2 und an den damit gekoppelten, über n-leitenden Body-Bereichen ausgebildeten Gate-Bereichen des ESD-Schutz-Elementes anliegt, so dass die entsprechenden PMOS-Transistoren sperren, und das ESD-Schutz-Element hochohmig bzw. ausgeschaltet ist ("off"-Zustand). Im Falle eines ESD-Ereignisses wird anschaulich das hohe elektrische Potential "heruntergezogen" (pull-down), und der bzw. die MOS-Kanäle der PMOS-Transistoren werden leitend. Aufgrund des hohen Spannungsabfalls an dem ESD-Schutz-Element während des ESD-Pulses wird wiederum ein starker MOS-Strom erzeugt, welcher die SCR-Struktur des ESD-Schutz-Elementes triggert, so dass die SCR-Struktur in den niederohmigen Zustand ("on"-Zustand) übergeht, und das ESD-Schutz-Element den ESD-Strom ableiten kann.

In diesem Dokument sind folgende Veröffentlichungen zitiert:

  • [1] A. Amerasekera, C. Duvvury, "ESD in Silicon Integrated Circuits", John Wiley & Sons, Chicester, England, 2. Auflage, 2002, Seiten 98 bis 101.
  • [2] US 6,242,763 B1
  • [3] US 6,642,088 B1
  • [4] US 5,465,189
  • [5] US 6,750,515 B2
  • [6] US 6,573,566 B2
  • [7] O. Marichal, G. Wybo, B. Van Camp, P. Vanysacker, B. Keppens, "SCR based ESD protection in nanometer SOI technologies", EOS/ESD Symposium 2005.

G1, G1-1, G1-2, G2, G2-1, G2-2
Gate-Anschlüsse
SCR-1, SCR-2
SCR-Strukturen
100
SOI-SCR
101
vergrabene Oxidschicht
102
erster Kontakt-Bereich
102a
erster elektrischer Kontakt
103
zweiter Kontakt-Bereich
103a
zweiter elektrischer Kontakt
104
erster Body-Bereich
105
zweiter Body-Bereich
200
SOI-LVTSCR
201
vergrabene Oxidschicht
202
P-Anode
202a
erster elektrischer Kontakt
203
N+-Kathode
203a
zweiter elektrischer Kontakt
204
N-Wannen-Bereich
205
P-Wannen-Bereich
211
Grabenisolation
212
N+-Bereich
213
P+-Bereich
220
Substrat
245
Trigger-Diffusions-Bereich
300
SOI-SCR
301
vergrabene Oxidschicht
302
P+-Anode
303
N+-Kathode
304
N-Wannen-Bereich
305
P-Wannen-Bereich
307
Gate
307'
elektrisch isolierende Schicht
307''
elektrisch leitende Schicht
311
Grabenisolation
312
N+-Bereich
313
P+-Bereich
345
N+-Bereich
350
SOI-LVTSCR
400
SOI-LVTSCR
401
vergrabene Oxidschicht
402
P+-Teilbereich
403
N+-Teilbereich
404
N-Wannenbereich
405
P-Wannenbereich
407a'
Gate-Oxid
407a''
Gate
407a'''
Polyzid-Schicht
407b'
Gate-Oxid
407b''
Gate
407b'''
Polyzid-Schicht
411
Grabenisolation
412
N+-Teilbereich
413
P+-Teilbereich
418
N--Teilbereich
420
Halbleitersubstrat
424
N--Teilbereich
432
Anode
433
Kathode
442
N+-Teilbereich
444
P+-Teilbereich
450
SOI-LVTSCR
451
N+-Teilbereich
452
N--Teilbereich
453
N--Teilbereich
454
N+-Teilbereich
457b'
Gate-Oxid
457b''
Gate
500
SOI-SCR
501
vergrabene Oxidschicht
502
Anoden-Segment
502a
erster elektrischer Kontakt
503
Kathoden-Segment
503a
zweiter elektrischer Kontakt
504
N-Wannen-Bereich
504a
dritter elektrischer Kontakt
505
P-Wannen-Bereich
505a
vierter elektrischer Kontakt
510
Silizid-Blockierung
511
Grabenisolation
512
aktiver Bereich
600
SCR-Layout
602
erster Kontakt-Bereich
602a
erster elektrischer Kontakt
603
zweiter Kontakt-Bereich
603a
zweiter elektrischer Kontakt
604
erster Body-Bereich
605
zweiter Body-Bereich
608
Multi-Fin-Struktur
609
Finne
610
Silizid-Blockierung
700
SCR-Layout
705'
Kontakt-Struktur
705''
dritter Kontakt-Bereich
705a
dritter elektrischer Kontakt
800
ESD-Schutz-Element
802
erster Anschluss-Bereich
802a
erster elektrischer Kontakt
803
zweiter Anschluss-Bereich
803a
zweiter elektrischer Kontakt
804
erster Body-Bereich
805
zweiter Body-Bereich
807
Gate-Bereich
830
ESD-Schutz-Element
837
Gate-Bereich
850
ESD-Schutz-Element
857
Gate-Bereich
870
Schaltbild
871
pnp-Transistor
872
PMOS-Transistor
873
npn-Transistor
874
NMOS-Transistor
890
ESD-Schutz-Element
891
Diffusions-Bereich
895
ESD-Schutz-Element
896
Diffusions-Bereich
900
ESD-Schutz-Element
900'
ESD-Schutz-Einrichtung
907
Gate-Bereich
908
Multi-Fin-Struktur
909
Fin-Struktur
910
Silizid-Blockierung
1000
ESD-Schutz-Element
1002
erster Diffusions-Bereich
1003
zweiter Diffusions-Bereich
1004
dritter Body-Bereich
1005
vierter Body-Bereich
1007a
erster Gate-Bereich
1007b
zweiter Gate-Bereich
1030
ESD-Schutz-Element
1037a
dritter Gate-Bereich
1037b
vierter Gate-Bereich
1100
ESD-Schutz-Element
1100'
ESD-Schutz-Einrichtung
1108
Multi-Fin-Struktur
1109
Fin-Struktur
1181
elektrische Kopplung
1182
elektrische Kopplung
1200
ESD-Schutz-Element
1230
ESD-Schutz-Element
1300
ESD-Schutz-Element
1300'
ESD-Schutz-Einrichtung
1308
Multi-Fin-Struktur
1309
Fin-Struktur
1400a, 1400b, 1400c, 1400d
Gate-Steuer-Einrichtung
1460
elektrischer Knoten
1461
Zener-Diode
1461a
erster elektrischer Anschluss
1461b
zweiter elektrischer Anschluss
1462
Widerstandselement
1462a
erster elektrischer Anschluss
1462b
zweiter elektrischer Anschluss
1463
Kapazität
1463a
erster elektrischer Anschluss
1463b
zweiter elektrischer Anschluss
1464
Dioden-Folge
1464a
erster elektrischer Anschluss
1464b
zweiter elektrischer Anschluss
1465
Feldeffekttransistor
1465a
erster Source/Drain-Anschluss
1465b
zweiter Source/Drain-Anschluss
1465c
Gate-Anschluss
1470
Masse-Potential
1500a, 1500b, 1500c, 1500d
Gate-Steuer-Einrichtung


Anspruch[de]
ESD-Schutz-Element zur Verwendung in einem elektrischen Schaltkreis, mit:

• einer Fin-Struktur, welche aufweist: einen ersten Anschluss-Bereich mit einem ersten Leitfähigkeitstyp, einen zweiten Anschluss-Bereich mit einem zu dem ersten Leitfähigkeitstyp entgegengesetzten zweiten Leitfähigkeitstyp, sowie eine Mehrzahl von nebeneinander ausgebildeten Body-Bereichen, welche zwischen dem ersten Anschluss-Bereich und dem zweiten Anschluss-Bereich ausgebildet sind, wobei die Body-Bereiche abwechselnd den ersten Leitfähigkeitstyp und den zweiten Leitfähigkeitstyp aufweisen;

• mindestens einem Gate-Bereich, welcher auf bzw. über mindestens einem der Mehrzahl von Body-Bereichen ausgebildet ist;

• mindestens einer mit dem mindestens einen Gate-Bereich elektrisch gekoppelten Gate-Steuer-Einrichtung, welche so eingerichtet ist, dass mindestens ein an dem mindestens einen Gate-Bereich angelegtes elektrisches Potential gesteuert werden kann.
ESD-Schutz-Element gemäß Anspruch 1, wobei die mindestens eine Gate-Steuer-Einrichtung so eingerichtet ist, dass das mindestens eine an dem mindestens einen Gate-Bereich angelegte elektrische Potential derart gesteuert werden kann, dass das ESD-Schutz-Element während eines ersten Betriebszustandes des elektrischen Schaltkreises einen hohen elektrischen Widerstand aufweist, und dass das ESD-Schutz-Element während eines zweiten, durch den Eintritt eines ESD-Ereignisses gekennzeichneten, Betriebszustandes des elektrischen Schaltkreises einen niedrigeren elektrischen Widerstand aufweist. ESD-Schutz-Element gemäß einem der Ansprüche 1 oder 2, wobei der erste Anschluss-Bereich und/oder der zweite Anschluss-Bereich und/oder mindestens einer der Mehrzahl von Body-Bereichen Silizium-Material aufweist. ESD-Schutz-Element zur Verwendung in einem elektrischen Schaltkreis, mit:

• einer vollständig verarmten Silizium-auf-Isolator-Struktur, welche aufweist: einen ersten Anschluss-Bereich mit einem ersten Leitfähigkeitstyp, einen zweiten Anschluss-Bereich mit einem zu dem ersten Leitfähigkeitstyp entgegengesetzten zweiten Leitfähigkeitstyp, sowie eine Mehrzahl von nebeneinander ausgebildeten Body-Bereichen, welche zwischen dem ersten Anschluss-Bereich und dem zweiten Anschluss-Bereich ausgebildet sind, wobei die Body-Bereiche abwechselnd den ersten Leitfähigkeitstyp und den zweiten Leitfähigkeitstyp aufweisen;

• mindestens einem Gate-Bereich, welcher auf bzw. über mindestens einem der Mehrzahl von Body-Bereichen ausgebildet ist;

• mindestens einer mit dem mindestens einen Gate-Bereich elektrisch gekoppelten Gate-Steuer-Einrichtung, welche so eingerichtet ist, dass ein an dem mindestens einen Gate-Bereich angelegtes elektrisches Potential gesteuert werden kann, derart, dass das ESD-Schutz-Element während eines ersten Betriebszustandes des elektrischen Schaltkreises einen hohen elektrischen Widerstand aufweist, und dass das ESD-Schutz-Element während eines zweiten, durch den Eintritt eines ESD-Ereignisses gekennzeichneten, Betriebszustandes des elektrischen Schaltkreises einen niedrigeren elektrischen Widerstand aufweist.
ESD-Schutz-Element gemäß einem der Ansprüche 1 bis 4, wobei

• unmittelbar neben dem ersten Anschluss-Bereich ein Body-Bereich ausgebildet ist, welcher Body-Bereich den zweiten Leitfähigkeitstyp aufweist; und/oder

• unmittelbar neben dem zweiten Anschluss-Bereich ein Body-Bereich ausgebildet ist, welcher Body-Bereich den ersten Leitfähigkeitstyp aufweist.
ESD-Schutz-Element gemäß einem der Ansprüche 1 bis 5, mit einem ersten Body-Bereich und einem zweiten Body-Bereich, welche zwischen dem ersten Anschluss-Bereich und dem zweiten Anschluss-Bereich ausgebildet sind, wobei der erste Body-Bereich den zweiten Leitfähigkeitstyp aufweist, und wobei der zweite Body-Bereich den ersten Leitfähigkeitstyp aufweist. ESD-Schutz-Element gemäß Anspruch 6, wobei auf bzw. über dem ersten Body-Bereich und/oder dem zweiten Body-Bereich ein Gate-Bereich ausgebildet ist, welcher Gate-Bereich mit einer Gate-Steuer-Einrichtung elektrisch gekoppelt ist. ESD-Schutz-Element gemäß Anspruch 6, wobei auf bzw, über dem ersten Body-Bereich ein erster Gate-Bereich ausgebildet ist, welcher erste Gate-Bereich mit einer ersten Gate-Steuer-Einrichtung elektrisch gekoppelt ist, und wobei auf bzw. über dem zweiten Body-Bereich ein zweiter Gate-Bereich ausgebildet ist, welcher zweite Gate-Bereich mit einer zweiten Gate-Steuer-Einrichtung elektrisch gekoppelt ist. ESD-Schutz-Element gemäß Anspruch 6, wobei

• zwischen dem ersten Body-Bereich und dem zweiten Body-Bereich ein Diffusions-Bereich ausgebildet ist, welcher Diffusions-Bereich den zweiten Leitfähigkeitstyp aufweist;

• auf bzw. über dem zweiten Body-Bereich ein Gate-Bereich ausgebildet ist, welcher Gate-Bereich mit einer Gate-Steuer-Einrichtung elektrisch gekoppelt ist.
ESD-Schutz-Element gemäß Anspruch 6, wobei

• zwischen dem ersten Body-Bereich und dem zweiten Body-Bereich ein Diffusions-Bereich ausgebildet ist, welcher Diffusions-Bereich den ersten Leitfähigkeitstyp aufweist;

• auf bzw. über dem ersten Body-Bereich ein Gate-Bereich ausgebildet ist, welcher Gate-Bereich mit einer Gate-Steuer-Einrichtung elektrisch gekoppelt ist.
ESD-Schutz-Element gemäß einem der Ansprüche 1 bis 5, mit 2m (m ∈ N, m ≥ 2) Body-Bereichen, welche zwischen dem ersten Anschluss-Bereich und dem zweiten Anschluss-Bereich ausgebildet sind, wobei für alle k (k ∈ N, 1 ≤ k ≤ m) gilt, dass der (2k-1)-te Body-Bereich den zweiten Leitfähigkeitstyp aufweist, und dass der 2k-te Body-Bereich den ersten Leitfähigkeitstyp aufweist. ESD-Schutz-Element gemäß Anspruch 11, mit m – 1 ersten Diffusions-Bereichen, welche den zweiten Leitfähigkeitstyp aufweisen, und mit m – 1 zweiten Diffusions-Bereichen, welche den ersten Leitfähigkeitstyp aufweisen, wobei für alle k (k ∈ N, 1 ≤ k ≤ m – 1) gilt, dass zwischen dem 2k-ten Body-Bereich und dem (2k + 1)-ten Body-Bereich ein erster Diffusions-Bereich und ein zweiter Diffusions-Bereich nebeneinander ausgebildet sind, derart, dass der erste Diffusions-Bereich zwischen dem 2k-ten Body-Bereich und dem zweiten Diffusions-Bereich ausgebildet ist, und dass der zweite Diffusions-Bereich zwischen dem ersten Diffusions-Bereich und dem (2k + 1)-ten Body-Bereich ausgebildet ist. ESD-Schutz-Element gemäß einem der Ansprüche 11 oder 12, wobei

• auf bzw. über jedem der 2m Body-Bereiche, welcher den ersten Leitfähigkeitstyp aufweist, jeweils ein Gate-Bereich ausgebildet ist; und/oder

• auf bzw. über jedem der 2m Body-Bereiche, welcher den zweiten Leitfähigkeitstyp aufweist, jeweils ein Gate-Bereich ausgebildet ist.
ESD-Schutz-Element gemäß Anspruch 13, mit

• einer ersten Gate-Steuer-Einrichtung, welche mit denjenigen Gate-Bereichen elektrisch gekoppelt ist, welche auf bzw. über einem Body-Bereich ausgebildet sind, welcher den ersten Leitfähigkeitstyp aufweist; und/oder

• mit einer zweiten Gate-Steuer-Einrichtung, welche mit denjenigen Gate-Bereichen elektrisch gekoppelt ist, welche auf bzw. über einem Body-Bereich ausgebildet sind, welcher den zweiten Leitfähigkeitstyp aufweist.
ESD-Schutz-Element gemäß einem der Ansprüche 1 bis 14, wobei der erste Anschluss-Bereich als p-leitender Bereich ausgebildet ist und wobei der zweite Anschluss-Bereich als n-leitender Bereich ausgebildet ist. ESD-Schutz-Element gemäß einem der Ansprüche 1 bis 15, wobei die mindestens eine Gate-Steuer-Einrichtung als ESD-Detektor-Schaltkreis ausgebildet ist. ESD-Schutz-Element gemäß einem der Ansprüche 1 bis 16, wobei der erste Anschluss-Bereich mit einem hohen elektrischen Potential elektrisch gekoppelt ist und/oder wobei der zweite Anschluss-Bereich mit einem niedrigen elektrischen Potential elektrisch gekoppelt ist. ESD-Schutz-Element gemäß Anspruch 17, wobei der erste Anschluss-Bereich mit einer elektrischen Versorgungsspannung oder mit einem spannungsführenden Knoten des elektrischen Schaltkreises elektrisch gekoppelt ist. ESD-Schutz-Einrichtung zur Verwendung in einem elektrischen Schaltkreis mit mindestens einem ESD-Schutz-Element gemäß einem der Ansprüche 1 bis 18, welches parallel geschaltet ist zu mindestens einem vor einem ESD-Ereignis zu schützenden Element des elektrischen Schaltkreises. ESD-Schutz-Einrichtung gemäß Anspruch 19, mit einer Mehrzahl von parallel geschalteten ESD-Schutz-Elementen, wobei die parallel geschalteten ESD-Schutz-Elemente mindestens einen gemeinsamen Gate-Bereich aufweisen. ESD-Schutz-Einrichtung gemäß einem der Ansprüche 19 oder 20, mit

• einem Substrat;

• einer auf dem Substrat ausgebildeten elektrisch isolierenden Schicht, wobei die ESD-Schutz-Einrichtung auf der elektrisch isolierenden Schicht ausgebildet ist.
ESD-Schutz-Einrichtung gemäß Anspruch 21, wobei das Substrat als Siliziumsubstrat ausgebildet ist. ESD-Schutz-Einrichtung gemäß einem der Ansprüche 21 oder 22, wobei die elektrisch isolierende Schicht als Oxidschicht ausgebildet ist.






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