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Dokumentenidentifikation DE10126610B4 29.11.2007
Titel Speichermodul und Verfahren zum Testen eines Halbleiterchips
Anmelder Infineon Technologies AG, 81669 München, DE
Erfinder Hedler, Harry, Dr., 81541 München, DE;
Müller, Jochen, Dr., 93173 Wenzenbach, DE;
Vasquez, Barbara, Dr., 80333 München, DE
Vertreter Epping Hermann Fischer, Patentanwaltsgesellschaft mbH, 80339 München
DE-Anmeldedatum 31.05.2001
DE-Aktenzeichen 10126610
Offenlegungstag 12.12.2002
Veröffentlichungstag der Patenterteilung 29.11.2007
Veröffentlichungstag im Patentblatt 29.11.2007
IPC-Hauptklasse G11C 29/12(2006.01)A, F, I, 20070629, B, H, DE

Beschreibung[de]

Die Erfindung betrifft ein Speichermodul und ein Verfahren zum Testen eines Halbleiterchips.

Um die korrekte Funktion von Halbleiterchips zu gewährleisten, werden Halbleiterchips vor der Auslieferung üblicherweise getestet. Dabei gibt es grundsätzlich zwei verschiedene Vorgehensweisen.

Es besteht beispielsweise die Möglichkeit, eine externe Testvorrichtung an die Halbleiterchips anzuschließen und die Halbleiterchips mit Hilfe dieser Testvorrichtung zu überprüfen. Dabei ist von Nachteil, daß die Halbleiterchips jeweils einzeln kontaktiert werden müssen, was bei der großen Zahl von Halbleiterchips auf einem Wafer aufwendig ist.

Ferner besteht die Möglichkeit, die Prüfschaltung in den Halbleiterchip zu integrieren und diese von außen über eine Schnittstelle anzusteuern. Dieses Verfahren ist in der Halbleiterindustrie unter der Bezeichnung BIST ("Build In Self Test") bekannt. In einigen Fällen sorgt die Prüfschaltung auch für eine Selbstreparatur der Halbleiterchips. Dieses Verfahren ist auch als BISR ("Build In Self Repair") bekannt. Ein Nachteil der integrierten Prüfschaltungen ist, daß sie einen beträchtlichen Anteil der Fläche des Halbleiterchips in Anspruch nehmen. Dies führt zu einer unvertretbaren Erhöhung der Kosten für die Herstellung der Halbleiterchips.

In der US 6 239 495 B1 ist ein Stapel von Halbleiterchips gezeigt, die über durchgeschleifte Kontakte miteinander verbunden sind. Es werden Versorgungsspannung und Chipauswahlsignale durchgeschleift. Die Lötverbindungen zwischen den Chips stellen eine Codierung für die durchzuschleifenden Signale dar. Als Halbleiterchips werden Speicherchips verwendet.

In der US 6 236 115 B1 ist ein Chipmodul gezeigt, bei dem Speichereinheiten auf einem Siliziumträger angeordnet sind. Die Speichereinheiten ihrerseits können gestapelte Speicherchips mit durchgeschleiften Kontakten umfassen. Weitere integrierte Schaltungen können beispielsweise eine Decoderstruktur oder andere Schaltungen umfassen.

Schließlich ist in der US 5 928 343 ein Speichermodul beschrieben, bei dem Leitungen für serielle Datenkommunikation vorgesehen sind.

Der Erfindung liegt die Aufgabe zugrunde, ein Speichermodul anzugeben, das auf einfache Weise getestet werden kann.

Ferner liegt der Erfindung die Aufgabe zugrunde, ein einfaches Testverfahren zum Testen eines Halbleiterchips anzugeben.

Diese Aufgaben werden gemäß der Erfindung durch ein Speichermodul nach Anspruch 1 bzw. ein Verfahren nach Anspruch 6 gelöst.

Durch das Durchschleifen von Kontakten des Halbleiterchips können diese auf einem Steuerchip gestapelt werden und gemeinsam mit Hilfe des Steuerchips getestet werden. Von besonderem Vorteil ist dieses Verfahren, wenn eine große Zahl gleichartiger Halbleiterchips getestet werden soll. Dies ist insbesondere bei Speicherchips der Fall. Auch ist es grundsätzlich denkbar, eine große Zahl von Speicherchips aufeinander zu stapeln, um dadurch das Speichervolumen pro Speicherbaustein zu erhöhen.

Bei einer bevorzugten Ausführungsform werden bei den Halbleiterchips die Daten- und Adressenleitungen von einer Seite des Halbleiterchips auf die andere Seite des Halbleiterchips durchgeschleift.

Das Durchschleifen der Daten- und Adressenleitungen bietet den Vorteil, daß die Halbleiterchips wie bei einem herkömmlichen Speicherbaustein über die Daten- und Adressenleitungen einzeln angesprochen werden können.

Weitere zweckmäßige Ausgestaltungen sind Gegenstand der abhängigen Ansprüche.

Nachfolgend wird die Erfindung im einzelnen anhand der beigefügten Zeichnung erläutert. Es zeigt die

Figur eine perspektivische Ansicht von auf Steuerchips gestapelten Speicherchips.

Bei der in der Figur dargestellten Anordnung befindet sich in einer untersten Lage 1 eine Reihe von nebeneinander angeordneten Steuerchips 2. Durch die Zeichnung soll angedeutet werden, daß sich die Steuerchips 2 noch im Waferverbund befinden. Oberhalb der Steuerchips 2 ist eine zweite Lage 3, eine dritte Lage 4 und eine vierte Lage 5 von Speicherchips 6 angeordnet, die sich ebenfalls noch im Waferverbund befinden.

Um die Speicherchips 6 zu testen, sendet der jeweils zugeordnete Steuerchip 2 Testsignale an die darüberliegenden Speicherchips 6. Damit die Testsignale die Speicherchips in den Lagen 3 bis 5 erreichen, sind Kontakte 7 auf einer Unterseite 8 jeweils zu Kontaktstellen 9 auf einer Oberseite 10 der jeweiligen Speicherchips 6 in der Lage 3 bis 5 durchgeschleift. Verfahren zur Herstellung derartig durchgeschleifter Kontakte sind dem Fachmann bekannt.

Die zu den Kontaktstellen 9 jedes Speicherchips 6 durchgeschleiften Kontakte 7 sind in den Speicherchips 6 an die internen Daten-, Adressen- und Kommandoleitungen angeschlossen. Damit kann der Steuerchip 2 Speicherzellen in den Speicherchips 6 über die gewöhnlichen Daten-, Adressen- und Kommandoleitungen ansprechen.

Es ist auch möglich, daß zur Durchführung des Testverfahrens nur eine Auswahl unter der Daten-, Adressen- und Kommandoleitungen erforderlich ist. In diesem Fall genügt es, wenn die erforderlich Auswahl an Daten-, Adressen- und Kommandoleitungen durchgeschleift ist.

Die in der Figur dargestellte Anordnung zeichnet sich durch die Trennung von Speicherchips 6 und der in die Steuerchips 2 integrierten Prüfschaltung aus. Damit geht in den teuren Speicherchips 6 keine Chipfläche verloren.

Darüber hinaus kann der Steuerchip 2 mit einer Technologie einer vorausgegangenen Technologiegeneration prozessiert werden und eine größere minimale Strukturbreite als die Speicherchips aufweisen. Denn im allgemeinen ist der Schaltungsaufwand für den Steuerchip 2 wesentlich geringer als für den zu testenden Speicherchip 6. Daher kann trotz der größeren Strukturbreite die belegte Chipfläche des Steuerchips 2 kleiner sein als die belegte Chipfläche im Speicherchip 6. Dies ist auch insofern von Vorteil, als die Prozesse der vorausgegangenen Technologiegeneration einen wesentlich höheren Reifegrad erreicht haben und deshalb weniger fehleranfällig sind als die aktuelle verwendete Technologiegeneration. Es kann daher davon ausgegangen werden, daß die Steuerchips 2 nahezu fehlerfrei produziert werden können.

Bei der in der Figur dargestellten Anordnung befinden sich die zur Durchführung von BIST und BISR benötigten Komponenten nicht mehr in jedem der Speicherchips 6, sondern werden auf die unterste Lage 1 des Steuerchips 2 verlagert. Damit findet eine Arbeitsteilung zwischen der untersten Lage 1 und den Lagen 3 bis 5 statt.

Es sei angemerkt, daß sich die beschriebene Anordnung insbesondere für gleichartige Halbleiterchips wie die in der Figur dargestellten Speicherchips 6 eignet. Es ist jedoch auch denkbar, eine Reihe von Halbleiterchips mit gleichen Außenabmessungen aufeinander zu stapeln, die jeweils über einen von einer Unterseite zu einer Oberseite durchgeschleiften Kontakt verbunden sind. Durch diese separaten Kommandoleitungen kann die Kommunikation mit den einzelnen Speicherchips 6 stattfinden. Vorzugsweise findet die Datenkommunikation auf den Kommandoleitungen auf seriellem Wege statt.

Ferner sei angemerkt, daß die in der Figur dargestellten Speicherchips 6 jeweils zu einem Speicherbaustein zusammengefaßt und in einem Gehäuse angeordnet werden können. Im Vergleich zu herkömmlichen Speicherbausteinen mit jeweils einem Speicherchip 6 im Inneren des Gehäuses weisen die Speicherbausteine mit einem Steuerchip 2, auf dem die Speicherchips 6 gestapelt sind, eine wesentlich größere Speicherkapazität auf.

Dementsprechend lassen sich mit den so hergestellten Speicherbausteinen auch in Computer einsetzbare Speichermodule mit hoher Speicherkapazität herstellen.

1
erste Lage
2
Steuerchip
3
zweite Lage
4
dritte Lage
5
vierte Lage
6
Speicherchip
7
Kontakte
8
Unterseite
9
Kontaktstellen
10
Oberseite


Anspruch[de]
Speichermodul, umfassend:

– einen Steuerchip (2) mit einer Kontakte führenden Hauptseite;

– einen ersten und einen zweiten Halbleiterchip (6) mit jeweiligen Hauptseiten, von denen eine der Hauptseiten des ersten Halbleiterchips (6) der Hauptseite des Steuerchips (2) gegenüber liegt und eine zweite Hauptseite des ersten Halbleiterchips (6) einer der Hauptseiten des zweiten Halbleiterchips (6) gegenüber liegt;

– wobei jeder der Halbleiterchips (6) jeweilige Kontakte aufweist, die von einer seiner Hauptseiten zur anderen seiner Hauptseiten durchgeschleift sind, und wobei die Kontakte des ersten Halbleiterchips (6) mit den Kontakten des Steuerchips (2) verbunden sind;

– wobei der Steuerchip eine Selbsttesteinrichtung enthält, die mit den Halbleiterchips (6) kommuniziert, um in den jeweiligen Halbleiterchips (6) angeordnete Funktionseinheiten auf Funktionsfähigkeit zu testen.
Speichermodul nach Anspruch 1, dadurch gekennzeichnet, daß die Halbleiterchips (6) durchgeschleifte Kontakte (7, 9) aufweisen, die an interne Daten-, Adressen- oder Kommandoleitungen des Steuerchips (6) angeschlossen sind. Speichermodul nach Anspruch 1 oder 2, dadurch gekennzeichnet, daß einer der durchgeschleiften Kontakte (7, 9) als eine Leitung für die serielle Datenkommunikation ausgebildet ist. Speichermodul nach einem der Ansprüche 1 bis 3, dadurch gekennzeichnet, daß Strukturen des Steuerchips (2) eine größere minimale Strukturbreite als Strukturen der Halbleiterchips (6) aufweisen. Speichermodul nach einem der Ansprüche 1 bis 4, dadurch gekennzeichnet, daß die Halbleiterchips (6) im Waferverbund auf einen Wafer, der den Steuerchip (2) enthält, gestapelt sind. Verfahren zum Testen eines Halbleiterchips (6), bei dem mit Hilfe einer an die Halbleiterchips (6) angeschlossenen Prüfschaltung die Funktion der Halbleiterchips (6) überprüft wird, dadurch gekennzeichnet, daß die Halbleiterchips auf einem Steuerchip (2) gestapelt werden, der die Funktion der Halbleiterchips (6) mit Hilfe eines über einen von einer Hauptseite (8) der Halbleiterchips (6) auf eine andere Hauptseite (10) der Halbleiterchips (6) durchgeschleiften Kontakts (7, 9) prüft. Verfahren nach Anspruch 6, dadurch gekennzeichnet, daß eine Vielzahl von jeweils nebeneinander angeordneten Steuerchips (2) und Halbleiterchips (6) jeweils im Waferverbund aufeinander gestapelt werden. Verfahren nach Anspruch 6 oder 7, dadurch gekennzeichnet, daß die Testsignale für den Steuerchip (2) über durchgeschleifte Daten-, Adressen- oder Kommandoleitungen (7, 9) gesendet werden. Verfahren nach Anspruch 6 oder 7, dadurch gekennzeichnet, daß die Testsignale über eine serielle Leitung (7, 9) gesendet werden.






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