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Dokumentenidentifikation DE102006024016A1 29.11.2007
Titel Speicher mit einem Ausgangsregister für Testdaten und Verfahren zum Testen eines Speichers
Anmelder Infineon Technologies AG, 81669 München, DE
Erfinder Spirkl, Wolfgang, Dr., 82110 Germering, DE;
Brox, Martin, Dr., 80636 München, DE
Vertreter Wilhelm & Beck, 80639 München
DE-Anmeldedatum 23.05.2006
DE-Aktenzeichen 102006024016
Offenlegungstag 29.11.2007
Veröffentlichungstag im Patentblatt 29.11.2007
IPC-Hauptklasse G11C 29/12(2006.01)A, F, I, 20060523, B, H, DE
Zusammenfassung Die Erfindung betrifft einen Speicher (1, 53) mit einem Speicherfeld (4) mit Speicherzellen (2), mit einer Ein/Ausgangsschaltung (3, 36), die mit den Speicherzellen (2) verbunden ist und Daten mit den Speicherzellen (2) austauscht, mit einem Ausgangsregister (5, 36), das mit der Ein/Ausgangsschaltung (3, 36) verbunden ist, wobei über das Ausgangsregister (5, 36) Daten über einen Datenausgang (11, 46) ausgegeben werden, mit einem Eingangsregister (7, 48), das mit einem Dateneingang (13, 46) und mit einer Ein/Ausgangsschaltung (3, 36) verbunden ist, wobei über den Dateneingang (13, 46) und das Eingangsregister (7, 48) Daten in die Speicherzellen (2) eingegeben werden, wobei in einem Testmode Testdaten in das Ausgangsregister (5, 36) geschrieben werden, wobei anschließend eine Datenübernahme des Ausgangsregisters (5, 36) von der Ein/Ausgangsschaltung (3, 36) unterbunden ist, wobei das Ausgangsregister (5, 36) mit dem Eingangsregister (7, 48) verbunden ist, wobei im Testmode das Ausgangsregister (5, 36) die Testdaten an das Eingangsregister (7, 48) weitergibt und die Testdaten vom Eingangsregister (7, 48) zur Ein/Ausgangsschaltung (3, 36) übertragen werden, wobei eine Auswerteschaltung (21, 50) mit dem Eingangsregister (7, 48) verbunden ist, die die Verarbeitung der Testdaten durch die Ein/Ausgangsschaltung (3, 36) überprüft.

Beschreibung[de]

Die Erfindung betrifft einen Speicher mit einem Speicherfeld mit Speicherzellen, mit einer Ein/Ausgangsschaltung, über die Daten mit den Speicherzellen ausgetauscht werden können. Weiterhin betrifft die Erfindung ein Verfahren zum Testen eines Speichers mit einem Speicherfeld mit Speicherzellen mit einer Ein/Ausgabeeinheit, über die Daten mit den Speicherzellen ausgetauscht werden können. Zum Testen des Speichers werden Testdaten vorgegeben, mit denen die korrekte Funktionsweise des Speichers überprüft wird.

Speicher sind in Form verschiedener Ausführungen, wie z.B. DRAM, SRAM, insbesondere Double Data Rate DRAM bekannt. Die Speicher weisen Ein/Ausgangsschaltungen auf, die mit Eingangsregistern und Ausgangsregistern verbunden sind. Über die Eingangsregister werden Daten der Ein/Ausgangsschaltung zum Einschreiben in die Speicherzellen zur Verfügung gestellt. Über die Ausgangsregister werden Daten von der Ein/Ausgangsschaltung ausgegeben. Die Ein- und Ausgangsregister geben Daten über Datenausgänge des Speichers aus oder empfangen Daten über die Dateneingänge des Speichers. Die Eingangs- und Ausgangsregister können mit anderen Datenbreiten und mit anderen Taktraten als die Ein/Ausgangsschaltung beim Schreiben oder Lesen von Daten betrieben werden.

Zum Testen der Funktionsfähigkeit der Speicher ist es erforderlich, Testdaten in den Datenstrom des Speichers einzubringen. Dazu ist es bekannt, externe Tester an die Datenein- und an die Datenausgänge des Speichers anzuschließen.

Weiterhin ist es bekannt, einen separaten Testmustergenerator über einen Datenmultiplexer an den Datenpfad der Ein/Ausgangsschaltung anzuschließen. Aufgrund der hohen Datenrate besteht jedoch die Gefahr, dass Zeitverzögerungen und eine Beeinträchtigung des Datensignals durch die Anordnung des Multiplexers bewirkt werden. Weiterhin ist es aufwändig, die Testdaten von dem Testmustergenerator auf die Dateneingänge des Speichers zu verteilen.

Eine Aufgabe der Erfindung besteht darin, einen verbesserten Speicher und ein verbessertes Verfahren zum Testen eines Speichers bereitzustellen.

Die Aufgabe der Erfindung wird durch den Speicher gemäß Patentanspruch 1 und durch das Verfahren zum Testen des Speichers gemäß Patentanspruch 13 gelöst.

Ein Vorteil des Speichers gemäß Patentanspruch 1 und gemäß dem Verfahren nach Patentanspruch 13 besteht darin, dass die Testdaten über das Ausgangsregister in den Datenstrom eingespeist werden. Dadurch werden Signalverzögerungen und Beeinträchtigungen der Datensignale weitgehend vermieden. Zudem ist nur eine geringe Änderung des Aufbaus des Speichers erforderlich, um diese Testfunktion bereitzustellen.

Weitere vorteilhafte Ausführungsformen sind in den abhängigen Ansprüchen angegeben.

In einer weiteren Ausführungsform ist die Auswerteschaltung mit dem Eingangsregister verbunden und überprüft die Ergebnisdaten, die mit den Testdaten durchgeführten Testverfahren erhalten werden. Durch die Anbindung der Auswerteschaltung an das Eingangsregister ist eine einfache Kontrolle der Ergebnisdaten möglich.

In einer weiteren Ausführungsform vergleicht die Auswerteschaltung die Ergebnisdaten mit festgelegten Vergleichsdaten. Ergibt der Vergleich, dass die Ergebnisdaten von den Vergleichsdaten abweichen, so wird ein Fehlersignal ausgegeben.

In einer weiteren Ausführungsform ist das Ausgangsregister in Form eines First-in-First-out-Speichers (FIFO) ausgebildet. Bei dieser Ausführungsform kann der FIFO-Speicher mit mehreren Testdaten aufgefüllt werden und anschließend können die Testdaten seriell der Ein/Ausgangsschaltung über das Eingangsregister zugeführt werden. Auf diese Weise kann ein periodisches Testmuster erzeugt werden. Während des Testmodes ist die Übertragung von Daten von der Ein/Ausgangsschaltung zum Ausgangsregister unterbunden.

Aufgrund des vorgeschlagenen Speichers sind externe hoch getaktete Testmustergeneratoren nicht erforderlich, sondern die Taktfrequenz kann mit einer internen Taktquelle bereitgestellt werden.

Die Erfindung kann in den verschiedensten Speichertypen eingesetzt werden und erfordert nur eine geringe Änderung des Schaltungsaufbaus des Speichers.

Die Erfindung wird im Folgenden anhand der Figuren näher erläutert. Es zeigen:

1 einen schematischen Aufbau einer ersten Ausführungsform eines Speichers mit einer Einspeisung der Testdaten in das Ausgangsregister,

2 eine zweite Ausführungsform eines Speichers mit einer Vergleichsschaltung, die die Ergebnisdaten auf eine Signatur überprüft,

3 eine schematische Darstellung eines FIFO-Speichers als Ausgangsregister und

4 einen schematischen Schaltungsaufbau eines erfindungsgemäßen Speichers in Form eines DRAM.

Die Erfindung kann in mehreren Ausführungsformen realisiert sein. In einer ersten Ausführungsform ist eine separate Testdatenschaltung vorgesehen, über die die Testdaten in das Ausgangsregister eingeschrieben werden. In einer zweiten Ausführungsform werden die Testdaten aus dem Speicherfeld des Speichers in das Ausgangsregister eingeschrieben.

1 zeigt die erste Ausführungsform mit einem schematischen Teilausschnitt eines Speichers 1 mit einem Speicherfeld 4 mit Speicherzellen 2. Über die Ein/Ausgangsschaltung 3 können Daten in die Speicherzellen 2 eingeschrieben werden. Eine Speicherzelle 2 weist einen Auswahltransistor auf, der über eine Steuerleitung leitend schaltbar ist. Der Auswahltransistor verbindet im leitenden Zustand ein Speicherelement, beispielsweise einen Kondensator mit einer Leseleitung. Die Speicherzellen 2 sind beispielsweise dynamische Speicherzellen, deren Speicherinhalt in regelmäßigen Zeitabständen aufgefrischt werden muss. Die Speicherzellen können auch statische Speicherzellen sein, die die abgespeicherte Information ohne Auffrischungsvorgänge speichern. Der Speicher 1 kann als Speicher mit einem wahlfreien Zugriff auf einzelne Speicherzellen ausgebildet sein. Abhängig von der gewählten Ausführungsform kann die Ein/Ausgangsschaltung 3 auch eine Verstärkerschaltung zum Verstärken des Datensignals der Speicherzellen aufweisen. Die Ein/Ausgangsschaltung 3 ist über einen bidirektionalen Datenbus 9 mit einem Ausgangsregister 5 und mit einem Eingangsregister 6 verbunden. Abhängig von der gewählten Datenbreite des Datenbusses und der Datenbreite des Ausgangsregisters 5 ist eine erste Umsetzeinheit 7 zwischen dem Datenbus 9 und dem Ausgangsregister 5 angeordnet, die eine Zwischenspeicherung der Datensignale und eine Umordnung der Datensignale von parallelen Datensignalen zu seriellen Datensignalen vornimmt. Auf diese Weise wird die größere Datenbreite des Datenbusses 9 an die geringere Datenbreite des Ausgangsregisters 5 angepasst.

Zudem kann zwischen dem Eingangsregister 6 und dem Datenbus 9 eine zweite Umsetzeinheit 8 vorgesehen sein, die die kleinere Datenbreite des Eingangsregisters 6 an die größere Datenbreite des Datenbusses 9 anpasst und eine Seriell/Parallel-Umordnung der Datensignale vornimmt. Durch die erste und die zweite Umsetzeinheit 7, 8 ist es möglich, dass das Ausgangsregister 5 und das Eingangsregister 6 mit einer höheren Taktrate Daten einlesen als die Daten über den Datenbus 9 zwischen der ersten und der zweiten Umsetzeinheit 7, 8 und der Ein/Ausgangsschaltung 3 ausgetauscht werden. Die erste und die zweite Umsetzeinheit 7, 8 verfügen über entsprechende Datenlatches, d.h. Datenspeicher, in denen die Daten zwischengespeichert werden. Zudem werden das Eingangsregister 6 und das Ausgangsregister 5 mit einem Zeittakt versorgt. Der Zeittakt gibt die Zeitpunkte vor, mit denen Daten in das Ein- und Ausgangsregister 6, 5 eingeschrieben und mit denen Daten aus dem Ein- und Ausgangsregister 6, 5 ausgegeben werden.

Das Ausgangsregister 5 ist über Ausgangstreiber 10 mit Datenausgängen 11 verbunden. Das Eingangsregister 6 steht mit einer Empfängerschaltung 12 in Verbindung, die an Dateneingänge 13 des Speichers angeschlossen ist. Zwischen dem Ausgangstreiber 10 und der Empfängerschaltung 12 ist eine Datenverbindung 14 vorgesehen, über die Ausgangsdaten, die vom Ausgangstreiber 10 ausgegeben werden, direkt zu der Empfängerschaltung 12 zurückgeführt werden. Die Datenverbindung 14 ist beispielsweise als externe Datenleitung ausgeführt, die mit den Dateneingängen 13 und mit den Datenausgängen 11 verbunden ist. Die Datenverbindung 14 kann auch auf dem Speicher integriert sein und das Ausgangsregister 5 mit dem Eingangsregister 6 verbinden. Dabei kann die Datenverbindung zwischen die Ausgangstreiber 10 und die Empfängerschaltung 12 geschaltet sein.

In der ersten Ausführung ist das Ausgangsregister 5 über eine Verbindungsleitung 15 mit einer Testdatenschaltung 16 verbunden. Die Testdatenschaltung 16 generiert Testdaten selbst oder ist mit einem Testdatenspeicher 17 verbunden, in dem Testdaten abgelegt sind. Zudem ist die Testdatenschaltung 16 über eine Steuerleitung 18 mit der Ein/Ausgangsschaltung 3 verbunden. Weiterhin weist die Testdatenschaltung 16 einen Eingang 19 auf, über den der Testdatenschaltung 16 ein Steuersignal einer Steuerschaltung 20 zuführbar ist, mit dem die Durchführung eines Testverfahrens gestartet wird.

Das Eingangsregister 6 steht entweder direkt oder über die zweite Umsetzeinheit 8 mit einer Auswerteschaltung 21 in Verbindung. Die Auswerteschaltung 21 steht mit einem Vergleichsdatenspeicher 22 und/oder mit einem Fehlerregister 23 in Verbindung.

Zur Durchführung eines Lesetestverfahrens erhält die Testdatenschaltung 16 über den Eingang 19 einen Testlesebefehl. Daraufhin sendet die Testdatenschaltung 16 ein Haltesignal an die Ein/Ausgangsschaltung 3. Die Ein/Ausgangsschaltung 3 unterbindet nach Erhalt des Haltesignals eine weitere Datenausgabe über den Datenbus 9 an das Ausgangsregister 5. Das Ausgangsregister 5 gibt die im Ausgangsregister 5 noch gespeicherten Daten weiterhin über die Ausgangstreiber 10 aus.

Anschließend werden über die Verbindungsleitung 15 Testdaten von der Testdatenschaltung 16 in das Ausgangsregister 5 eingeschrieben. Das Ausgangsregister 5 gibt in einem folgenden Verfahrensschritt die Testdaten über die Ausgangstreiber 10 und die Datenverbindung 14 zu der Empfängerschaltung 12, die die Testdaten an das Eingangsregister 6 weiterleitet. Die Testdaten werden vom Eingangsregister 6 über die zweite Umsetzeinheit 8 der Ein/Ausgangsschaltung 3 zur Verfügung gestellt. Die Ein/Ausgangsschaltung 3 führt gemäß einem zugeführten Steuerbefehl ein Testverfahren durch.

Das Testverfahren besteht beispielsweise darin, die Testdaten, die über das Eingangsregister 6 zugeführt werden, an festgelegten Speicherzellen abzuspeichern. Die Ein/Ausgangsschaltung 3 speichert die Testdaten an den festgelegten Speicherzellen ab. Anschließend liest die Ein/Ausgangsschaltung 3 die an den festgelegten Speicherzellen abgespeicherten Testdaten als Ergebnisdaten aus und gibt diese über den Datenbus 9 und die erste Umsetzeinheit 7 an das Ausgangsregister 5 weiter. Das Ausgangsregister 5 führt die Ergebnisdaten über die Ausgangstreiber 10, die Datenverbindung 14 und die Empfängerschaltung 12 in das Eingangsregister 6 zurück. Die ins Eingangsregister 6 zurückgeführten Ergebnisdaten werden von der Auswerteschaltung 21 erfasst und mit Vergleichsdaten verglichen. Die Vergleichsdaten entsprechen den Daten, die bei einer korrekten Funktionsweise bei der Durchführung des Testverfahrens erhalten werden. Ergibt der Vergleich, dass die Ergebnisdaten von den Vergleichsdaten abweichen, so wird eine Fehlfunktion erkannt und ein Fehlersignal über einen Ausgang 24 von der Auswerteschaltung 21 abgegeben. Abhängig von der gewählten Ausführungsform kann bei Auftreten einer Fehlfunktion ein Fehlerdatum in das Fehlerregister 23 eingeschrieben werden.

Die Vergleichsdaten können auch in dem Vergleichsdatenspeicher 22 abgespeichert sein und bei dem Vergleich von der Auswerteschaltung 21 aus dem Vergleichsdatenspeicher 22 ausgelesen werden. Während des Testverfahrens wird die Zuführung von Eingangsdaten über den Dateneingang 13 von der Steuereinheit 20 unterbunden.

Für einen Lesetest wird der Ein/Ausgangsschaltung 3 ein entsprechendes Steuersignal von der Steuerschaltung 20 zugeführt. Anschließend führt die Ein/Ausgangsschaltung 3 den vorgeschriebenen Lesetest durch, indem die in festgelegten Speicherzellen gespeicherten Daten ausgelesen und an das Ausgangsregister 5 weitergegeben werden. Abhängig von der ausgewählten Ausführungsform werden Testdaten wie oben beschrieben über das Ausgangsregister 5, die Ausgangstreiber 10, den Datenausgang 11, die Datenverbindung 14, die Empfängerschaltung 12, das Eingangsregister 6, die zweite Umsetzeinheit 8 und die Ein-/Ausgangsschaltung 3 in den festgelegten Speicherzellen 2 abgelegt. Die ausgelesenen Daten werden vom Ausgangsregister 5 über die Ausgangstreiber 10, die Datenverbindung 14, und die Empfängerschaltung 12 dem Eingangsregister 6 zugeführt. Die Auswerteschaltung 21 vergleicht die im Testverfahren ausgelesenen und im Eingangsregister 6 abgespeicherten Daten mit vorgegebenen Vergleichsdaten. Ergibt der Vergleich, dass die ausgelesenen Daten mit den Vergleichsdaten nicht übereinstimmen, so wird ein Fehlersignal über den Ausgang 24 abgegeben. Abhängig von der gewählten Ausführungsform kann auch ein Fehlerdatum in das Fehlerregister 23 eingeschrieben werden. Die Vergleichsdaten entsprechen den Daten, die bei einer korrekten Funktionsweise bei der Durchführung des Testverfahrens erhalten werden.

2 zeigt einen Ausschnitt der zweiten Ausführungsform mit einem Speicher 1 mit Speicherfeld 4 mit Speicherzellen 2.

Über die Ein/Ausgangsschaltung 3 können Daten in die Speicherzellen 2 eingeschrieben werden. Eine Speicherzelle 2 weist einen Auswahltransistor auf, der über eine Steuerleitung leitend schaltbar ist. Der Auswahltransistor verbindet im leitenden Zustand ein Speicherelement, beispielsweise einen Kondensator mit einer Leseleitung. Die Speicherzellen 2 sind beispielsweise dynamische Speicherzellen, deren Speicherinhalt in regelmäßigen Zeitabständen aufgefrischt werden muss. Die Speicherzellen können auch statische Speicherzellen sein, die die abgespeicherte Information ohne Auffrischungsvorgänge speichern. Der Speicher 1 kann als Speicher mit einem wahlfreien Zugriff auf einzelne Speicherzellen ausgebildet sein. Abhängig von der gewählten Ausführungsform kann die Ein/Ausgangsschaltung 3 auch eine Verstärkerschaltung zum Verstärken des Datensignals der Speicherzellen aufweisen. Die Ein/Ausgangsschaltung 3 ist über einen bidirektionalen Datenbus 9 mit einem Ausgangsregister 5 und mit einem Eingangsregister 6 verbunden. Abhängig von der gewählten Datenbreite des Datenbusses und der Datenbreite des Ausgangsregisters 5 ist eine erste Umsetzeinheit 7 zwischen dem Datenbus 9 und dem Ausgangsregister 5 angeordnet, das eine Zwischenspeicherung der Daten und eine Umordnung der Daten von parallelen Datensignalen zu seriellen Datensignalen vornimmt. Auf diese Weise wird die größere Datenbreite des Datenbusses 9 an die geringere Datenbreite des Ausgangsregisters 5 angepasst.

Zudem kann zwischen dem Eingangsregister 6 und dem Datenbus 9 eine zweite Umsetzeinheit 8 vorgesehen sein, die die kleinere Datenbreite des Eingangsregisters 6 an die größere Datenbreite des Datenbusses 9 anpasst und eine Seriell/Parallel-Umordnung der Datensignale vornimmt. Durch die erste und die zweite Umsetzeinheit 7, 8 ist es möglich, dass das Ausgangsregister 5 und das Eingangsregister 6 mit einer höheren Taktrate Daten einlesen als die Daten über den Datenbus 9 zwischen der ersten und der zweiten Umsetzeinheit 7, 8 und der Ein/Ausgangsschaltung 3 ausgetauscht werden. Die erste und die zweite Umsetzeinheit 7, 8 verfügen über entsprechende Datenlatches, d.h. Datenspeicher, in denen die Daten zwischengespeichert werden. Zudem werden das Eingangsregister 6 und das Ausgangsregister 5 mit einem Zeittakt versorgt. Der Zeittakt gibt die Zeitpunkte vor, mit denen Daten in das Ein- und Ausgangsregister 6, 5 eingeschrieben und mit den Daten aus dem Ein- und Ausgangsregister 6, 5 ausgegeben werden.

Das Ausgangsregister 5 ist über Ausgangstreiber 10 mit Datenausgängen 11 verbunden. Das Eingangsregister 6 steht mit einer Empfängerschaltung 12 in Verbindung, die an Dateneingänge 13 des Speichers angeschlossen ist. Zwischen den Ausgangstreibern 10 und der Empfängerschaltung 12 ist eine Datenverbindung 14 vorgesehen, über die Ausgangsdaten, die vom Ausgangstreiber 10 ausgegeben werden, direkt zu der Empfängerschaltung 12 zurückgeführt werden. Die Datenverbindung 14 ist beispielsweise als externe Datenleitung ausgeführt, die mit den Dateneingängen 13 und mit den Datenausgängen 11 verbunden ist. Die Datenverbindung 14 kann auch auf dem Speicher integriert sein und das Ausgangsregister 5 mit dem Eingangsregister 6 verbinden.

Das Eingangsregister 6 steht entweder direkt oder über die zweite Umsetzeinheit 8 mit einer Auswerteschaltung 21 in Verbindung. Die Auswerteschaltung 21 steht mit einem Vergleichsdatenspeicher 22 und/oder mit einem Fehlerregister 23 in Verbindung.

Zur Durchführung eines Lesetestverfahrens erhält die Ein/Ausgangsschaltung 3 von der Steuerschaltung einen Testlesebefehl. Die Ein/Ausgangsschaltung 3 unterbindet nach Erhalt des Testbefehls eine weitere Datenausgabe über den Datenbus 9 an das Ausgangsregister 5. Das Ausgangsregister 5 gibt die im Ausgangsregister 5 noch gespeicherten Daten weiterhin über den Ausgangstreiber 10 und die Datenausgänge 11 aus.

Anschließend werden von der Ein/Ausgangsschaltung 3 Testdaten, die in Speicherzellen des Speicherfeldes 4 abgespeichert sind, von dem Speicherfeld 4 in das Ausgangsregister 5 eingeschrieben. Das Ausgangsregister 5 gibt in einem folgenden Verfahrensschritt die Testdaten über die Ausgangstreiber 10 und die Datenverbindung 14 zu der Empfängerschaltung 12, die die Testdaten an das Eingangsregister 6 weiterleitet. Die Testdaten werden vom Eingangsregister 6 über die zweite Umsetzeinheit 8 der Ein/Ausgangsschaltung 3 zur Verfügung gestellt. Die Ein/Ausgangsschaltung 3 führt gemäß einem zugeführten Steuerbefehl ein Testverfahren durch.

Das Testverfahren besteht beispielsweise darin, die Testdaten, die über das Eingangsregister 6 zugeführt werden, an festgelegten Speicherzellen abzuspeichern. Die Ein/Ausgangsschaltung 3 speichert die Testdaten an den festgelegten Speicherzellen ab. Anschließend liest die Ein/Ausgangsschaltung 3 die an den festgelegten Speicherzellen abgespeicherten Testdaten als Ergebnisdaten aus und gibt diese über den Datenbus 9 und die erste Umsetzeinheit 7 an das Ausgangsregister 5 weiter. Das Ausgangsregister 5 führt die Ergebnisdaten über den Ausgangstreiber 10, die Datenverbindung 14 und die Empfängerschaltung 12 in das Eingangsregister 6 zurück. Die ins Eingangsregister 6 zurückgeführten Ergebnisdaten werden von der Auswerteschaltung 21 erfasst und mit Vergleichsdaten verglichen. Die Vergleichsdaten entsprechen den Daten, die bei einer korrekten Funktionsweise bei der Durchführung des Testverfahrens erhalten werden. Ergibt der Vergleich, dass die Ergebnisdaten von den Vergleichsdaten abweichen, so wird eine Fehlfunktion erkannt und ein Fehlersignal über einen Ausgang 24 von der Auswerteschaltung 21 abgegeben. Abhängig von der gewählten Ausführungsform kann bei Auftreten einer Fehlfunktion ein Fehlerdatum in das Fehlerregister 23 eingeschrieben werden.

Die Vergleichsdaten können auch in dem Vergleichsdatenspeicher 22 abgespeichert sein und bei dem Vergleich von der Auswerteschaltung 21 aus dem Vergleichsdatenspeicher 22 ausgelesen werden. Während des Testverfahrens wird die Zuführung von Eingangsdaten über den Dateneingang 13 von der Steuereinheit 20 unterbunden.

Für einen Lesetest wird der Ein/Ausgangsschaltung 3 ein entsprechendes Steuersignal von der Steuerschaltung 20 zugeführt. Anschließend führt die Ein/Ausgangsschaltung 3 den vorgeschriebenen Lesetest durch, indem die in festgelegten Speicherzellen gespeicherten Daten ausgelesen und an das Ausgangsregister 5 weitergegeben werden. Die ausgelesenen Daten werden vom Ausgangsregister 5 über die Ausgangstreiber 10, die Datenverbindung 14, und die Empfängerschaltung 12 dem Eingangsregister 6 zugeführt. Die Auswerteschaltung 21 vergleicht die im Testverfahren ausgelesenen und im Eingangsregister 6 abgespeicherten Daten mit vorgegebenen Vergleichsdaten. Ergibt der Vergleich, dass die ausgelesenen Daten mit den Vergleichsdaten nicht übereinstimmen, so wird ein Fehlersignal über den Ausgang 24 abgegeben. Abhängig von der gewählten Ausführungsform kann auch ein Fehlerdatum in das Fehlerregister 23 eingeschrieben werden.

In der zweiten Ausführungsform ist keine Testdatenschaltung 16 vorgesehen und die Testdaten werden direkt von der Ein/Ausgangsschaltung 3 in das Ausgangsregister 5 geschrieben. Die Daten können beispielsweise über einen normalen Schreibvorgang vom Speicher über die Ein/Ausgangsschaltung 3 dem Ausgangsregister 5 zugeführt werden. Weiterhin können die Testdaten in einem normalen Schreibverfahren mit reduzierter Geschwindigkeit dem Ausgangsregister 5 zugeführt werden. Weiterhin können die Testdaten in einem speziellen Testdatenschreibmodus in das Ausgangsregister 5 eingeschrieben werden.

Die zweite Ausführungsform weist einen Speicher 1 auf, bei dem die Auswerteschaltung 21 in einer weiteren Ausführung einen Signaturvergleich der im Testmodus von der Ein/Ausgangsschaltung 3 ausgelesenen und über das Ausgangsregister 5 zum Eingangsregister 6 zurückgeführten Daten durchführt. Bei dem Signaturvergleich kann ein Vielfach-Eingangssignaturregister (MISR-Schaltung) verwendet werden. Die Berechnung von Signaturen mit MISR-Schaltungen ist bekannt und wird deshalb hier nicht weiter ausgeführt. Als Signatur kann beispielsweise eine Quersumme verwendet werden, die von den Testdaten abhängt. Die Quersumme kann im Vergleichsdatenspeicher 22 abgespeichert sein.

Die Testdaten können in der Weise festgelegt werden, dass die Testdaten als serieller Testdatenstrom für eine festgelegte Anzahl von Testdaten jeweils die gleiche Quersumme ergeben. Somit ist es nicht erforderlich, eine exakte zeitliche Abstimmung zwischen den Testdaten und dem Vergleich der Ergebnisdaten mit den Vergleichsdaten durchzuführen. Mit diesen Testdaten ist es ausreichend, wenn die Auswerteschaltung 21 eine festgelegte Anzahl von Testdaten, die bei Testverfahren von der Ein/Ausgangsschaltung über das Ausgangsregister und die Datenverbindung 14 dem Eingangsregister 6 zugeführt werden, in Bezug auf die bekannte Quersumme für die festgelegte Anzahl von Testdaten überprüft. Bis auf die Verwendung eines Signaturvergleiches oder einer Quersumme zur Überprüfung der korrekten Funktion des Speichers 1 ist der Speicher 1 von 2 gemäß 1 aufgebaut und funktioniert auch wie in 1. Für eine vereinfachte Darstellung sind nur Teile des Speichers 1, die für das Verständnis erforderlich sind, dargestellt.

3 zeigt eine weitere Ausführungsform, bei der die Ein/Ausgangsschaltung 3 mit einem Ausgangsregister in Form eines FIFO-Speichers 25 verbunden ist. Der FIFO-Speicher 25 weist in dieser Ausführungsform eine Tiefe von vier Datenwörtern auf. Ein Datenwort 52 weist mehrere Datenbits, beispielsweise acht Datenbits auf. Der FIFO-Speicher 25 ist über einen Eingangszeiger 26 mit der Ein/Ausgangsschaltung 3 und über einen Ausgangszeiger 27 mit einer zweiten Umsetzeinheit 8 verbunden. Im Testmodus werden die vier Datenwörter 52 des FIFO-Speichers 25 zuerst der Reihe nach von der Ein/Ausgangsschaltung 3 mit Testdaten aufgefüllt. Anschließend werden die Testdaten der Datenworte 52 des FIFO-Speichers 25 der Reihe nach über den Ausgangszeiger 27 der zweiten Umsetzeinheit 8 zugeführt, die die Datenbreite der Daten von einem seriellen Datenstrom in einen parallelen Datenstrom umsetzt und an das Eingangsregister 6 weitergibt. Das Eingangsregister 6 gibt die Daten an die Ein/Ausgangsschaltung 3 weiter, die die Testdaten gemäß dem vorgeschriebenen Testverfahren weiterverarbeitet. Auf diese Weise können Testdaten auf einfache Weise als serieller Datenstrom zur Verfügung gestellt werden.

4 zeigt in einer schematischen Darstellung einen Speicher in Form eines DRAMs 53, der eine Steuerschaltung 20, ein Adressregister 28, einen Reihenadressmultiplexer 29, einen Auffrischzähler 30 und einen Spaltenadresszähler 31 aufweist. Weiterhin sind vier Reihenadressdecoder 32 für vier Speicherbänke 33 vorgesehen. Zudem ist eine Banksteuerschaltung 34 vorgesehen. Zudem ist eine Spaltendecoderschaltung 35 vorgesehen, die mit einer zweiten Ein/Ausgangsschaltung 36 in Verbindung steht. Die zweite Ein/Ausgangsschaltung 36 steht über Verstärkungsschaltungen 37 mit jeder Speicherbank 33 in Verbindung. Die zweite Ein/Ausgangsschaltung 36 ist über einen zweiten Datenbus 38 mit einem zweiten Ausgangsregister 39verbunden. Das zweite Ausgangsregister 39 ist mit mehreren Datenleitungen 40 mit einem Multiplexer 41 verbunden. Der Multiplexer 41 steht über eine weitere Datenleitung 42 mit einem zweiten Ausgangstreiber 43 in Verbindung. Der zweite Ausgangstreiber 43 ist mit einem Taktgeber 44 verbunden. Weiterhin ist ein DQS-Generator 45 vorgesehen, der an den zweiten Ausgangstreiber 43 angeschlossen ist. Der zweite Ausgangstreiber 43 steht über Ausgangsleitungen mit Ein/Ausgängen 46 in Verbindung. Weiterhin sind die Ein/Ausgänge 46 mit einer zweiten Empfängerschaltung 47 verbunden. Zudem ist der zweite Ausgangstreiber 43 direkt mit der zweiten Empfängerschaltung 47 über eine Datenverbindung 14 verbunden. Die zweite Empfängerschaltung 47 steht über ein zweites Eingangsregister 48 mit einem Zwischenspeicher 49 mit Treiberschaltungen in Verbindung. Der Zwischenspeicher 49 ist an den zweiten Datenbus 38 angeschlossen.

Weiterhin ist das zweite Eingangsregister 48 an eine zweite Auswerteschaltung 50 angeschlossen. Die zweite Auswerteschaltung 50 steht in einer weiteren Ausführungsform mit einem zweiten Vergleichsdatenspeicher 51 in Verbindung.

Der DRAM-Speicher 53 gemäß 4 arbeitet das Testverfahren in der gleichen Weise ab, wie bereits zu den 1 und 2 beschrieben. In einem Testmode werden in das zweite Ausgangsregister 39 Testdaten eingeschrieben. Diese werden in einer ersten Ausführungsform von der zweiten Ein/Ausgangsschaltung 36 aus Speicherzellen einer der Speicherbänke 33 ausgelesen und über den zweiten Datenbus 38 in das zweite Ausgangsregister 39 geschrieben. Dabei weist das Ausgangsregister 39 beispielsweise die Form eines FIFO-Speichers auf. Der FIFO-Speicher verfügt über mehrere Datenwörter, die von der zweiten Ein/Ausgangsschaltung 36 der Reihe nach beschrieben werden. Anschließend werden die im zweiten Ausgangsregister 39 abgespeicherten Testdaten zyklisch über den Multiplexer 41, dem zweiten Ausgangstreiber 43, die zweite Empfängerschaltung 47 in das zweite Eingangsregister 48 eingeschrieben. Dann werden die Testdaten vom zweiten Eingangsregister 48 über den Zwischenspeicher 49 und die zweite Ein/Ausgangsschaltung 36 für festgelegte Testverfahren in einer der Speicherbänke 33 verwendet. In einem einfachen Testverfahren werden die Testdaten in festgelegten Speicherzellen abgelegt. In einem weiteren Verfahrensschritt des Testmodes werden die Testdaten als Ergebnisdaten von den festgelegten Speicherzellen wieder ausgelesen und über das zweite Ausgangsregister 39, den Multiplexer 41, den zweiten Ausgangstreiber 43, über die zweite Empfängerschaltung 47 in das zweite Eingangsregister 48 eingeschrieben. Die Ergebnisdaten werden anschließend von der zweiten Auswerteschaltung 50 überprüft. Dabei wird beispielsweise untersucht, ob die Ergebnisdaten festgelegten Vergleichsdaten entsprechen oder eine festgelegte Signatur oder eine festgelegte Quersumme aufweisen. Die festgelegten Vergleichsdaten, die festgelegte Signatur und/oder die festgelegte Quersumme sind beispielsweise in einem zweiten Vergleichsdatenspeicher 51 abgelegt, der mit der zweiten Auswerteschaltung 50, verbunden ist. Ergibt der Vergleich, dass die Ergebnisdaten nicht mit den Vergleichsdaten oder der festgelegten Signatur oder der festgelegten Quersumme übereinstimmen, so wird eine Fehlfunktion des Speichers erkannt und ein Ausgangssignal von der zweiten Auswerteschaltung 50 ausgegeben.

1
Speicher
2
Speicherzelle
3
Ein/Ausgangsschaltung
4
Speicherfeld
5
Ausgangsregister
6
Eingangsregister
7
erste Umsetzeinheit
8
zweite Umsetzeinheit
9
Datenbus
10
Ausgangstreiber
11
Datenausgang
12
Empfängerschaltung
13
Dateneingang
14
Datenverbindung
15
Verbindungsleitung
16
Testdatenschaltung
17
Testdatenspeicher
18
Steuerleitung
19
Eingang
20
Steuerschaltung
21
Auswerteschaltung
22
Vergleichsdatenspeicher
23
Fehlerregister
24
Ausgang
25
FIFO-Speicher
26
Eingangszeiger
27
Ausgangszeiger
28
Adressregister
29
Reihenadressmultiplexer
30
Auffrischzähler
31
Spaltenadresszähler
32
Reihenadressdecoder
33
Speicherbank
34
Banksteuerschaltung
35
Spaltendecoderschaltung
36
zweite Ein/Ausgangsschaltung
37
Verstärkerschaltung
38
zweiter Datenbus
39
zweites Ausgangsregister
40
Datenleitung
41
Multiplexer
42
weitere Datenleitung
43
zweiter Ausgangstreiber
44
Taktgeber
45
DQS-Generator
46
Ein/Ausgang
47
zweite Empfängerschaltung
48
zweites Eingangsregister
49
Zwischenspeicher
50
zweite Auswerteschaltung
51
zweiter Vergleichsdatenspeicher
52
Datenwort
53
DRAM-Speicher


Anspruch[de]
Speicher (1, 53) mit einem Speicherfeld (4) mit Speicherzellen (2), mit einer Ein/Ausgangschaltung (3, 36), die mit den Speicherzellen (2) verbunden ist und Daten mit den Speicherzellen (2) austauscht, mit einem Ausgangsregister (5, 36), das mit der Ein/Ausgangsschaltung (3, 36) verbunden ist, wobei über das Ausgangsregister (5, 36) Daten über einen Datenausgang (11, 46) ausgegeben werden, mit einem Eingangsregister (6, 48), das mit einem Dateneingang (13, 46) und mit der Ein/Ausgangsschaltung (3, 36) verbunden ist, wobei über den Dateneingang (13, 46) und das Eingangsregister (6, 48) Daten in die Speicherzellen (2) eingegeben werden, wobei in einem Testmode Testdaten in das Ausgangsregister (5, 36) geschrieben werden, wobei das Ausgangsregister (5, 36) mit dem Eingangsregister (6, 48) verbunden ist, wobei im Testmode das Ausgangsregister (5, 36) die Testdaten an das Eingangsregister (6, 48) weiter gibt und die Testdaten vom Eingangsregister (6, 48) zur Ein/Ausgangsschaltung (3, 36) übertragen werden, wobei eine Auswerteschaltung (21, 50) mit dem Eingangsregister (6, 48) verbunden ist, die die Verarbeitung der Testdaten durch die Ein/Ausgangsschaltung (3, 36) überprüft. Speicher nach Anspruch 1, dadurch gekennzeichnet, dass die Testdaten von der Ein/Ausgabeeinheit (3, 36) aus dem Speicherfeld (4) ausgelesen und zum Ausgangsregister (5, 36) übertragen werden. Speicher nach Anspruch 1 oder 2, dadurch gekennzeichnet, dass das Ausgangsregister (5, 36) im Testmode die gespeicherten Testdaten zyklisch nacheinander an das Eingangsregister (6, 48) weiter leitet. Speicher nach einem der Ansprüche 1 bis 3, dadurch gekennzeichnet, dass die Auswerteschaltung (21, 50) mit dem Eingangsregister (6, 48) verbunden ist, dass die Ein/Ausgangsschaltung (3, 36) die Testdaten von dem Eingangsregister (6, 48) übernimmt und in festgelegte Speicherzellen (2) einschreibt, dass die Ein/Ausgangsschaltung (3, 36) die festgelegten Speicherzellen (2) wieder ausliest und an das Ausgangsregister (5, 36) ausgibt, dass das Ausgangsregister (5, 36) die ausgelesenen Daten der festgelegten Speicherzellen dem Eingangsregister (6, 48) zuführt, und dass die Auswerteschaltung (21, 50) die ausgelesenen Daten überprüft. Speicher nach einem der Ansprüche 1 bis 4, dadurch gekennzeichnet, dass die Auswerteschaltung (21, 50) die Daten der festgelegten Speicherzellen (2) mit Vergleichsdaten vergleicht und bei einer Abweichung ein Fehlersignal ausgibt. Speicher nach einem der Ansprüche 1 bis 5, dadurch gekennzeichnet, dass die Auswerteschaltung (21, 50) die Daten der festgelegten Speicherzellen (2) in Bezug auf eine Signatur überprüft. Speicher nach einem der Ansprüche 1 bis 6, dadurch gekennzeichnet, dass die Auswerteschaltung (21, 50) mit einem Fehlerregister (23, 51) verbunden ist, und dass die Auswerteschaltung (21, 50) bei Erkennen einer Fehlfunktion ein Fehlerdatum im Fehlerspeicher (13, 51) ablegt. Speicher nach einem der Ansprüche 1 bis 7, dadurch gekennzeichnet, dass der Speicher ein synchroner Speicher ist, der die Daten getaktet nach einem Taktsignal aus den Speicherzellen an das Ausgangsregister (5, 36) ausgibt, dass das Ausgangsregister (5, 36) die Daten getaktet dem Eingangsregister (6, 48) zuführt und dass das Eingangsregister (6, 48) die Daten getaktet der Ein/Ausgangsschaltung (3, 36) übergibt. Speicher nach Anspruch 8, dadurch gekennzeichnet, dass der Speicher als dynamischer RAM Speicher (53) ausgebildet ist. Speicher nach einem der Ansprüche 1 bis 9, dadurch gekennzeichnet, dass das Ausgangsregister als FIFO-Speicher (25) ausgebildet ist. Speicher nach Anspruch 10, dass der FIFO-Speicher (25) einen Eingangszeiger (26) aufweist, der abhängig von einem Taktsignal die Ein/Ausgangsschaltung (3, 36) mit einem von mehreren Datenwörtern (52) verbindet, dass der FIFO-Speicher (25) einen Ausgangszeiger (27) aufweist, der eines der Datenwörter (52) mit einem Ausgang des FIFO-Speichers (25) verbindet, und dass im Testmode der FIFO-Speicher (25) die Testdaten der Datenwörter (52) zyklisch nacheinander ausgibt. Speicher nach einem der Ansprüche 1 bis 11, dadurch gekennzeichnet, dass das Ausgangsregister (5, 36) direkt über Datenleitungen (14) mit dem Eingangsregister (6, 48) verbunden ist. Verfahren zum Testen eines Speicherbausteins mit einem Speicherfeld mit Speicherzellen mit einer Ein/Ausgabeeinheit, die mit einem Ausgangsregister und einem Eingangsregister verbunden ist, wobei in einem Testmodus Testdaten in das Ausgangsregister geschrieben werden, wobei die Testdaten vom Ausgangsregister zum Eingangsregister weiter geleitet werden, wobei die Testdaten vom Eingangsregister an die Ein/Ausgabeeinheit weiter geleitet werden, und wobei die Testdaten von der Ein/Ausgabeeinheit für ein Testverfahren verwendet werden. Verfahren nach Anspruch 13, wobei eine Auswerteeinheit mit dem Eingangsregister verbunden ist, wobei Ergebnisdaten, die nach dem Durchführen des Testverfahrens erhalten und von der Ein/Ausgabeeinheit über das Ausgaberegister an das Eingaberegister weiter geleitet werden, von der Auswerteeinheit überprüft werden. Verfahren nach einen der Ansprüche 13 oder 14, dadurch gekennzeichnet, dass die Testdaten von der Ein/Ausgabeeinheit beim Start eines Testmodus in das Ausgangsregister geschrieben werden. Verfahren nach einen der Ansprüche 13 bis 15, dadurch gekennzeichnet, dass die Testdaten beim Start des Testmodus in das Ausgangsregister eingeschrieben werden und anschließend nacheinander als serieller Datenstrom zum Eingangsregister geführt werden.






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