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Dokumentenidentifikation DE102006062725A1 29.11.2007
Titel Speichersystem mit integrierten Speicherbausteinen sowie Verfahren zum Betrieb eines Speichersystems
Anmelder Infineon Technologies AG, 81669 München, DE
Erfinder Wallner, Paul, 83209 Prien, DE;
Gregorius, Peter, 81476 München, DE
Vertreter Wilhelm & Beck, 80639 München
DE-Anmeldedatum 15.04.2006
DE-Aktenzeichen 102006062725
File number of basic patent 102006017767.3
Offenlegungstag 29.11.2007
Veröffentlichungstag im Patentblatt 29.11.2007
IPC-Hauptklasse G11C 7/10(2006.01)A, F, I, 20070823, B, H, DE
IPC-Nebenklasse G11C 7/22(2006.01)A, L, I, 20070823, B, H, DE   G06F 12/00(2006.01)A, L, I, 20070823, B, H, DE   
Zusammenfassung Integrierter Speicherbaustein, der ein Speicherzellenfeld zum Auslesen von Daten, eine Eingangsschaltung zum Bereitstellen von Ansteuersignalen für das Speicherzellenfeld in Abhängigkeit von extern empfangenen Kommandodaten, einen Ausgangspuffer zum Puffern von aus dem Speicherzellenfeld ausgelesenen Daten, einen Zeitgeber, der gestaltet ist, den Ausgangspuffer so anzusteuern, dass der Ausgangspuffer eine einstellbare Zeitspanne nach dem Bereitstellen der Ansteuersignale die gepufferten Daten ausgibt, umfasst und gestaltet ist, eine Latenzzeit von einem Bereitstellen der Ansteuersignale bis zu einem Bereitstehen der ausgelesenen Daten zu bestimmen.

Beschreibung[de]

Die Erfindung betrifft einen integrierten Speicherbaustein, ein Speichermodul, einen Speichercontroller, und ein Speichersystem sowie ein Verfahren zum Betrieb eines integrierten Speicherbausteins, eines Speichermoduls, eines Speichercontrollers, sowie eines Speichersystems.

Moderne Computersysteme und Datenverarbeitungsanlagen stellen hohe Ansprüche an die dort zum Einsatz kommenden Datenspeicher. Diese müssen in der Lage sein, umfangreiche Daten innerhalb einer möglichst kurzen Zugriffszeit zur Verfügung zu stellen. Schnelle Datenspeicher, die diesen Anforderungen gerecht werden, sind Datenspeicher mit elektronischen integrierten Speicherbausteinen, wie beispielsweise so genannten DRAM-Bausteinen (Dynamic Random Access Memory).

Oft werden jedoch Speicherkapazitäten gefordert, die in der Regel nicht von einem einzelnen Baustein erfüllt werden können. Man bettet daher in bekannter Weise mehrere integrierte Speicherbausteine in ein Speichersystem hoher Kapazität ein. Der einzelne integrierte Speicherbaustein muss daher mit Speichercontrollern und/oder anderen Speicherbausteinen so zusammenarbeiten, dass eine störungsfreie und zeiteffiziente Koordination des Datenflusses gewährleistet ist. Die Speichersysteme umfassen dabei viele einzelne Speicherbausteine, die mithilfe komplexer und hoch entwickelter Herstellungsprozesse in hohen Stückzahlen hergestellt werden.

Bei bekannten Speichersystemen mit mehreren integrierten Speicherbausteinen kann dann so beispielsweise eine Leseanforderung an alle Speicherbausteine, an eine Gruppe von Speicherbausteinen oder an einen einzelnen Speicherbaustein abgegeben werden, wobei der entsprechende Speicherbaustein dann die angeforderten Daten ausgibt. Der einzelne Speicherbaustein speichert die Daten in einem Speicherzellenfeld, das eine charakteristische Zeit, die Latenzzeit, benötigt um angeforderte Daten auszugeben. Die Latenzzeit ist hier also im Sinne der Zeitspanne definiert, die sich von dem Beritstellen von entsprechenden Ansteuersignalen an ein Speicherzellenfeld bis zum tatsächlichen Bereitstehen der angeforderten Daten erstreckt.

Trotz der hohen und optimierten Reproduzierbarkeit etablierter Herstellungsprozesse ist die Herstellung identischer Bausteine unmöglich. Vielmehr unterliegen die einzelnen Bausteine prozessbedingten Varianzen, die sich vor allem hinsichtlich einer von Baustein zu Baustein variierenden Latenzzeit bemerkbar machen. Ferner führen während des Betriebs auch Schwankungen der Versorgungsspannung und der Umgebungstemperatur zu einer Veränderung der Latenzzeit. Die genannten Varianzen werden zusammenfassend auch als PVT-Varianz (Process Voltage Temperature) bezeichnet. Die Zeitspanne zwischen der Anforderung und dem Erhalt der Daten variiert somit und ist auch nicht exakt einstellbar.

Diese variierende und an sich wenig beherrschbare Latenzzeit bekannter Speicherbausteine führt beim Zusammenspiel mehrerer Speicherbausteine hinsichtlich der zeitlichen Effizienz zu gewissen Einschränkungen: Um die Anzahl der integrierten Speicherbausteine in einem Speichersystem – und damit auch die Gesamtspeicherkapazität – bei gleichzeitiger Minimierung der effektiven Zugriffszeit zu erhöhen, muss der einzelne integrierte Speicherbaustein in der Lage sein, in verlässlicher Weise nach einer wohl definierten und über den gesamten Betrieb konstanten Latenzzeit die angeforderten Daten bereitzustellen. Benutzen ferner mehrere Speicherbausteine einen gemeinsamen Datenbus zur Ausgabe der Daten, so beispielsweise bei einer Hintereinanderschaltung, so wird es erforderlich, dass der einzelne Speicherbaustein zu einem wohl definierten und bestimmbaren Zeitpunkt die Daten in einen Datenstrom einfügt. Andernfalls entstehen Kollisionen, wenn ein Speicherbaustein zu einem Zeitpunkt Daten ausgibt, zu dem bereits Datensignale am Ort der Signalmündung anliegen. Ferner kann eine zu großzügig bemessene Wartezeit zwischen zwei aufeinander folgenden Leseanforderungen zu einer zu geringen Auslastung der Signalwege führen.

Es ist daher Aufgabe der vorliegenden Erfindung, einen verbesserten integrierten Speicherbaustein bereitzustellen, der die Problematik einer von Baustein zu Baustein und/oder während des Betriebes eines einzelnen Bausteins variierenden Latenzzeit, abzumildern. Entsprechend ist es Aufgabe der vorliegenden Erfindung, ein verbessertes Speichermodul mit entsprechenden integrierten Speicherbausteinen, einen verbesserten Speichercontroller zum Betrieb eines entsprechenden integrierten Speicherbausteins, sowie ein verbessertes Speichersystem mit entsprechenden integrierten Speicherbausteinen bereitzustellen. Des Weiteren ist es Aufgabe der vorliegenden Erfindung, ein Verfahren zum Betrieb eines entsprechenden integrierten Speicherbausteins, eines entsprechenden Speichersystems, eines entsprechenden Speichermoduls oder eines entsprechenden Speichercontrollers bereitzustellen.

Diese Aufgabe wird durch den integrierten Speicherbaustein gemäß Anspruch 1, das Speichermodul gemäß Anspruch 17 oder 18, den Speichercontroller gemäß Anspruch 19, 20 oder 24, durch das Speichersystem gemäß Anspruch 28 oder 29, oder durch das Verfahren gemäß Anspruch 30 oder 34 gelöst.

Weitere vorteilhafte Ausgestaltungen der Erfindung sind in den abhängigen Ansprüchen angegeben.

Gemäß einem ersten Aspekt der vorliegenden Erfindung ist ein integrierter Speicherbaustein vorgesehen, der im Folgenden näher beschrieben wird. Zunächst weist der integrierte Speicherbaustein ein Speicherzellenfeld zum Auslesen von Daten auf. Eine Eingangsschaltung empfängt Kommandodaten und stellt Ansteuersignale für das Speicherzellenfeld bereit. Durch das Bereitstellen von Ansteuersignalen können aus dem Speicherzellenfeld Daten ausgelesen werden. Der integrierte Speicherbaustein weist ferner einen Ausgangspuffer zum Puffern von aus dem Speicherzellenfeld ausgelesenen Daten und einen Zeitgeber auf. Der Zeitgeber steuert den Ausgangspuffer so an, dass die gepufferten Daten eine einstellbare Zeitspanne nach dem Bereitstellen des Ansteuersignals ausgegeben werden. Der integrierte Speicherbaustein ist ferner gestaltet, eine Latenzzeit von einem Bereitstellen der Ansteuersignale bis zu einem Bereitstehen der ausgelesenen Daten zu bestimmen.

Der erfindungsgemäße integrierte Speicherbaustein erlaubt, durch das Vorsehen eines Ausgangspuffers und eines Zeitgebers, Daten, die aus dem Speicherzellenfeld ausgelesen werden, zum Zeitpunkt des Auslesens aus dem Speicherzellenfeld zu puffern und erst nach dem Ablauf einer einstellbaren Zeitspanne nach dem Anfordern bereitzustellen. Hierfür werden zunächst Kommandodaten von einer Eingangsschaltung entgegengenommen und in Ansteuersignale für das Speicherzellenfeld umgewandelt. Diese Umwandlung ist unabhängig vom Speicherzellenfeld, und dauert daher in der Regel immer gleich lang. Der Zeitgeber nimmt das Bereitstellen der Ansteuersignale auf, und kann somit den Beginn der einstellbaren Zeitspanne feststellen. Ab dem Bereitstellen der Ansteuersignale werden die auszulesenden Daten aus dem Speicherzellenfeld ausgelesen und nach der Latenzzeit von diesem bereitgestellt. Diese durch die Latenzzeit gegebene Zeitspanne unterliegt der fertigungs- und umgebungsbedingten und bereits oben erwähnten PVT-Varianzen (Process Voltage Temperature). Diese sind in der Regel nicht vorhersehbar oder kontrollierbar, jedoch lässt sich eine tatsächliche Latenzzeit eines Speicherbausteins messen.

Sobald die ausgelesenen Daten von dem Speicherzellenfeld bereitgestellt werden, werden diese in dem Ausgangspuffer gepuffert. Der Zeitgeber veranlasst jedoch den Ausgangspuffer erst nach dem Ablauf der einstellbaren Zeitspanne nach dem Bereitstellen der Ansteuersignale die ausgelesenen Daten auszugeben. Somit ist gewährleistet, dass das Speicherzellenfeld des integrierten Speicherbausteins eine wohl definierte, zeitlich konstante, und einstellbare effektive Latenzzeit aufweist. Die einstellbare Zeitspanne kann dabei einer tatsächlich gemessenen Zeitspanne entsprechen und auch eine maximale PVT-Varianz abdecken. Ferner soll gewährleistet sein, dass die Daten vor der Ausgabe in jedem Fall von dem Speicherzellenfeld in den Ausgangspuffer geschrieben wurden.

Gemäß einem zweiten Aspekt der vorliegenden Erfindung, ist ein Speichermodul vorgesehen, das wenigstens zwei integrierte Speicherbausteine gemäß einer Ausführungsform des ersten Aspekts der vorliegenden Erfindung umfasst. Dabei weist der einzelne integrierte Speicherbaustein einen ersten Eingang zum Empfang von Kommandodaten und einen ersten Ausgang zur Ausgabe der ausgelesenen Daten auf. Das Speichermodul umfasst ferner einen Kommandodateneingang zum Empfangen der Kommandodaten, eine erste Signalleitung zum Leiten der Kommandodaten an den ersten Eingang der Speicherbausteine, einen Datenausgang und eine zweite Signalleitung zum Leiten der aus den Speicherbausteinen ausgelesenen Daten an den Datenausgang. Demgemäß werden Kommandodaten allen integrierten Speicherbausteinen des Speichermoduls an deren ersten Eingang bereitgestellt, so dass die Eingangsschaltungen der Speicherbausteine Ansteuersignale für die Speicherzellenfelder bereitstellen können. Nachdem die aus einem Speicherzellenfeld ausgelesenen Daten in einem Ausgangspuffer gepuffert wurden, werden diese nach dem Ablauf der einstellbaren Zeitspanne nach dem Bereitstellen der Ansteuersignale an den ersten Ausgang der Speicherbausteine ausgegeben. Die zweite Signalleitung sammelt alle ausgelesenen Daten aus den Speicherbausteinen und gibt diese weiter an den Datenausgang des Speichermoduls.

Gemäß einem dritten Aspekt der vorliegenden Erfindung ist ein Speichermodul vorgesehen, das wenigstens zwei integrierte Speicherbausteine gemäß einer Ausführungsform des ersten Aspekts der vorliegenden Erfindung umfasst. Demgemäß weist der einzelne integrierte Speicherbaustein neben einem ersten Eingang und einem ersten Ausgang einen zweiten Eingang und einen zweiten Ausgang auf. Ferner weist der erfindungsgemäße Speicherbaustein eine erste Durchleitungseinheit zum Weiterleiten der Kommandodaten von dem ersten Eingang an den zweiten Ausgang und eine zweite Durchleitungseinheit zum Weiterleiten von Daten von dem zweiten Eingang an den ersten Ausgang auf. Das Speichermodul weist ferner einen Kommandodateneingang zum Empfangen der Kommandodaten, eine erste Signalleitung zum Leiten der Kommandodaten an den ersten Eingang eines ersten Speicherbausteins, einen Datenausgang und eine zweite Signalleitung zum Leiten der ausgelesenen Daten von dem ersten Ausgang eines letzten Speicherbausteins an den Datenausgang auf. Das Speichermodul weist des Weiteren ein Modulleitungssystem zum Weiterleiten der Kommandodaten von dem zweiten Ausgang eines Speicherbausteins an den ersten Eingang eines nächsten Speicherbausteins und zum Weiterleiten der ausgelesenen Daten von dem ersten Ausgang eines Speicherbausteins an den zweiten Eingang eines nächsten Speicherbausteins auf. Erfindungsgemäß ist daher eine Hintereinanderschaltung mehrerer integrierter Speicherbausteine auf dem Speichermodul möglich. Vorzugsweise beginnt diese Hintereinanderschaltung mit dem ersten integrierten Speicherbaustein und endet mit dem letzten integrierten Speicherbaustein. Die Hintereinanderschaltung der übrigen integrierten Speicherbausteine dazwischen erlaubt dabei ein Weiterleiten der Kommandodaten und ein Weiterleiten der ausgelesenen Daten von einem integrierten Speicherbaustein zu dem nächsten integrierten Speicherbaustein in der Hintereinanderschaltung.

Gemäß einem vierten Aspekt der vorliegenden Erfindung ist ein Speichercontroller zum Betrieb wenigstens zweier integrierter Speicherbausteine gemäß einer Ausführungsform des ersten Aspekts der vorliegenden Erfindung vorgesehen. Der Speichercontroller umfasst dabei eine Kommandoeinheit zur Generierung von Kommandodaten für das Speicherzellenfeld und zur Generierung von Kommandodaten zum Setzen der einstellbaren Zeitspanne. Der Speichercontroller ist dem gemäß in der Lage, die Latenzzeit eines jeden integrierten Speicherbausteins in Form der einstellbaren Zeitspanne einzustellen. Damit ist gewährleistet, dass alle integrierten Speicherbausteine, die von dem Speichercontroller betrieben werden, dieselbe Latenzzeit aufweisen. Daraufhin wird es dem Speichercontroller möglich, in wohl definierter und effizienter Weise den Datenfluss zwischen den integrierten Speicherbausteinen und dem Speichercontroller zu gestalten.

Gemäß einem fünften Aspekt der vorliegenden Erfindung ist ein Speichercontroller zum Betrieb wenigstens zweier integrierter Speicherbausteine gemäß einer Ausführungsform des ersten Aspekts der vorliegenden Erfindung vorgesehen. Der Speichercontroller umfasst dabei eine Kommandoeinheit zur Generierung von Kommandodaten zum Setzen der einstellbaren Zeitspanne, eine Empfangseinheit zum Empfang der von den integrierten Speicherbausteinen weitergeleiteten Zählerstände, eine Speichereinheit zum Puffern der Zählerstände und eine Vergleichseinheit zur Ermittlung eines maximalen Zählerstandes auf. Der Speichercontroller ist dem gemäß in der Lage, die Latenzzeit eines jeden integrierten Speicherbausteins in Form des in der entsprechenden Latenzzeit erreichten Zählerstandes zu empfangen, daraus einen maximalen Zählerstand zu ermitteln, und diesen maximalen Zählerstand an alle Zeitgeber der integrierten Speicherbausteine weiterzuleiten. Damit ist gewährleistet, dass alle integrierten Speicherbausteine, die von dem Speichercontroller betrieben werden, dieselbe Latenzzeit aufweisen.

Gemäß einem sechsten Aspekt der vorliegenden Erfindung ist ein Speichercontroller zum Betrieb wenigstens zweier integrierter Speicherbausteine gemäß einer weiteren Ausführungsform des ersten Aspekts der vorliegenden Erfindung vorgesehen. Demnach weisen die integrierten Speicherbausteine einen ersten Eingang, einen zweiten Eingang, einen ersten Ausgang, einen zweiten Ausgang, eine erste Durchleitungseinheit und eine zweite Durchleitungseinheit auf. Dem gemäß leitet die erste Durchleitungseinheit Kommandodaten von dem ersten Eingang an den zweiten Ausgang weiter und die zweite Durchleitungseinheit leitet ausgelesene Daten von dem zweiten Eingang an den ersten Ausgang weiter. Somit können sowohl Kommandodaten als auch ausgelesene Daten durch den erfindungsgemäßen integrierten Speicherbaustein durchgeschliffen werden. Dies erlaubt eine Hintereinanderschaltung von mehreren integrierten Speicherbausteinen und damit in vorteilhafter Weise eine möglichst einfache Verbindung der Speicherbausteine untereinander.

Der Speichercontroller umfasst dabei eine Kommandoeinheit zur Generierung von Kommandodaten zum Setzen der einstellbaren Zeitspanne, eine Empfangseinheit zum Empfang der von den integrierten Speicherbausteinen weitergeleiteten Zählerstände, eine Speichereinheit zum Puffern der Zählerstände und eine Vergleichseinheit zur Ermittlung eines maximalen Zählerstandes auf. Der Speichercontroller ist dem gemäß in der Lage, die Latenzzeit eines jeden integrierten Speicherbausteins in Form des in der entsprechenden Latenzzeit erreichten Zählerstandes zu empfangen, daraus einen maximalen Zählerstand zu ermitteln, und diesen maximalen Zählerstand an alle Zeitgeber der integrierten Speicherbausteine weiterzuleiten. Damit ist gewährleistet, dass alle integrierten Speicherbausteine, die von dem Speichercontroller betrieben werden, dieselbe Latenzzeit aufweisen.

Gemäß einem siebten Aspekt der vorliegenden Erfindung ist ein Speichersystem mit wenigstens zwei integrierten Speicherbausteinen gemäß einer Ausführungsform des ersten Aspekts der vorliegenden Erfindung und mit einem Speichercontroller gemäß einer Ausführungsform des fünften Aspekts der vorliegenden Erfindung vorgesehen. Dem gemäß weist das erfindungsgemäße Speichersystem einen ersten und einen zweiten Signalleitungsbaum zur Leitung von Kommandodaten von dem Speichercontroller an jeden integrierten Speicherbausteins und zur Leitung der ausgelesenen Daten von jedem integrierten Speicherbaustein an den Speichercontroller auf. Das erfindungsgemäße Speichersystem erlaubt ein zuverlässiges und zeiteffizientes Management des Datenflusses von den einzelnen integrierten Speicherbausteinen zum Speichercontroller. Das Speichersystem kann daher eine hohe Gesamtspeicherkapazität durch eine im Prinzip unbegrenzte Anzahl von integrierten Speicherbausteinen bei gleichzeitiger zeitlicher Effizienz des Informationsflusses und optimaler Ausnutzung der Signalwege bereitstellen.

Gemäß einem achten Aspekt der vorliegenden Erfindung ist ein Speichersystem in Abwandlung des Speichersystems gemäß dem siebten Aspekt der vorliegenden Erfindung vorgesehen. Dem gemäß umfasst das Speichersystem ein erstes Signalleitungssystem zur Leitung der Kommandodaten von dem Speichercontroller an den ersten Eingang eines ersten integrierten Speicherbausteins und zur Weiterleitung der Kommandodaten von dem zweiten Ausgang eines integrierten Speicherbausteins an den ersten Eingang eines nächsten Speicherbausteins. Ferner umfasst das Speichersystem ein zweites Signalleitungssystem zur Weiterleitung von ausgelesenen Daten von dem ersten Ausgang eines integrierten Speicherbausteins an den zweiten Eingang eines nächsten Speicherbausteins und zur Leitung der ausgelesenen Daten von dem ersten Ausgang eines letzten integrierten Speicherbausteins an den Speichercontroller. Das Speichersystem erlaubt dem gemäß eine Hintereinanderschaltung der einzelnen integrierten Speicherbausteine bei einer gleichzeitigen effizienten und kollisionsfreien Steuerung des Informationsflusses innerhalb des Speichersystems. Eine Hintereinanderschaltung der integrierten Speicherbausteine erlaubt ferner eine möglichst einfache Verdrahtung während der technischen Realisierung eines derartigen Speichersystems.

Gemäß einem neunten Aspekt der vorliegenden Erfindung ist ein Verfahren zum Betrieb wenigstens zweier integrierter Speicherbausteine gemäß einer Ausführungsform des ersten Aspekts der vorliegenden Erfindung vorgesehen. Dabei umfasst das erfindungsgemäße Verfahren die Schritte eines Ermittelns der Latenzzeit eines Speicherzellenfeldes eines jeden integrierten Speicherbausteins, eines Ermittelns einer maximalen Latenzzeit, und ein Setzen der einstellbaren Zeitspanne in Abhängigkeit der maximalen Latenzzeit. Erfindungsgemäß wird zunächst die Latenzzeit eines Speicherzellenfeldes eines jeden integrierten Speicherbausteins ermittelt und daraus eine maximale Latenzzeit gewonnen. Damit bestimmt der integrierte Speicherbaustein mit dem Speicherzellenfeld mit der längsten Latenzzeit die Latenzzeit, die zum Setzen der einstellbaren Zeitspanne herangezogen wird. Die einstellbare Zeitspanne wird in allen integrierten Speicherbausteinen gesetzt, und damit weist jeder integrierte Speicherbaustein dieselbe Latenzzeit auf.

Gemäß einem zehnten Aspekt der vorliegenden Erfindung ist ein Verfahren zum Betrieb eines Speichercontrollers gemäß einer Ausführungsform des fünften oder sechsten Aspekts der vorliegenden Erfindung vorgesehen. Das erfindungsgemäße Verfahren umfasst dabei die Schritte eines Empfangens von wenigstens zwei weitergeleiteten Zählerständen, ein Puffern der Zählerstände, ein Ermitteln eines maximalen Zählerstandes und ein Generieren von Kommandodaten zum Setzen der einstellbaren Zeitspanne in Abhängigkeit des maximalen Zählerstandes. Der Speichercontroller fordert erfindungsgemäß von jedem integrierten Speicherbaustein den Zählerstand, der während der entsprechenden Latenzzeit erreicht wurde, an, puffert diese und ermittelt daraus einen maximalen Zählerstand. Demnach werden Kommandodaten zum Setzen der einstellbaren Zeitspanne generiert, die an die integrierten Speicherbausteine weitergeleitet werden. Daraufhin stellt jeder integrierte Speicherbaustein die einstellbare Zeitspanne in Abhängigkeit von dem maximalen Zählerstand aller integrierter Speicherbausteine, wie von dem Speichercontroller ermittelt, ein.

Gemäß einem elften Aspekt der vorliegenden Erfindung ist ein Verfahren zum Betrieb eines integrierten Speicherbausteins, eines Speichersystems, eines Speichermoduls oder eines Speichercontrollers, insbesondere gemäß einem zuvor beschriebenen Aspekt der vorliegenden Erfindung, vorgesehen. Dem gemäß wird die Latenzzeit der Speicherzellenfelder eines jeden integrierten Speicherbausteins ermittelt, und daraus eine Wartezeit ermittelt. Diese ermittelte Wartezeit wird jedem integrierten Speicherbaustein mitgeteilt. Daraufhin werden alle aus dem Speicherzellenfeld ausgelesenen Daten nach dem Ablauf der Wartezeit nach einem Bereitstellen von Ansteuersignalen an das Speicherzellenfeld ausgegeben. Damit ist erfindungsgemäß eine wohl definierte und konstante Latenzzeit eines jeden Speicherzellenfeldes gewährleistet, und es kann der Datenfluss in einer zeiteffizienten vorteilhaften Weise gestaltet werden.

Gemäß einer Ausführungsform der vorliegenden Erfindung weist der Zeitgeber eine Zähleinheit zum Zählen von Takten eines Taktsignals nach dem Bereitstellen der Ansteuersignale und ein Register zum Speichern eines Maximalwertes auf. Der Zeitgeber erkennt dabei den Ablauf der einstellbaren Zeitspanne an einem Übereinstimmen der Zähleinheit mit dem Maximalwert. Demgemäß kann in einfacher Weise durch Setzen des Registerwertes die einstellbare Zeitspanne definiert werden und der integrierte Speicherbaustein ist in präziser Weise in der Lage, den Ablauf der einstellbaren Zeitspanne zu erkennen.

Gemäß einer weiteren Ausführungsform der vorliegenden Erfindung setzt die Eingangsschaltung den Maximalwert in dem Register in Abhängigkeit von Kommandodaten. Somit kann von extern durch entsprechende Kommandodaten, die der Eingangsschaltung bereitgestellt werden, der Registerinhalt und damit die einstellbare Zeitspanne eingestellt werden. In vorteilhafter Weise gelangen diese Kommandodaten zum Setzen des Maximalwerts über demselben Signalweg wie alle weiteren Kommandodaten zu dem integrierten Speicherbaustein.

Gemäß einer weiteren Ausführungsform der vorliegenden Erfindung sind die Eingangsschaltung und der Zeitgeber in einer gemeinsamen Taktdomäne angeordnet, sodass sowohl die Eingangsschaltung als auch der Zeitgeber das Taktsignal frequenz- und phasensynchron empfangen können. Eine Bestimmung der Latenzzeit des in der Regel asynchronen Speicherzellenfeldes ist somit durch ein einfaches Zählen von Takten durch den Zeitgeber möglich, da sowohl das Absetzen der Ansteuersignale als auch das Zählen der Takte bis zu dem Bereitstehen der ausgelesenen Daten innerhalb einer Taktdomäne erfolgt. Somit können in vorteilhafter Weise zusätzliche Takte zur Kompensierung eventueller Phasenverschiebungen zwischen dem den Beginn bestimmenden Ereignis – dem Bereitstellen der Ansteuersignale – und dem das Ende bestimmende Ereignis – das Bereitstehen der ausgelesenen Daten – der Latenzzeit entfallen.

Gemäß einer weiteren Ausführungsform der vorliegenden Erfindung ist der Zeitgeber gestaltet, die Latenzzeit von einem Empfang eines Ansteuersignals bis zu einem Bereitstehen der aus dem Speicherzellenfeld ausgelesenen Daten zu bestimmen. Der Zeitgeber ist damit in der Lage, die Latenzzeit des Speicherzellenfeldes zu bestimmen. Da diese von Baustein zu Baustein variiert und auch innerhalb eines Bausteins während des Betriebes gewissen Schwankungen unterliegt (PVT-Varianzen), ist es von besonderem Vorteil, dass der Speicherbaustein diese Latenzzeit bestimmen kann.

Gemäß einer weiteren Ausführungsform der vorliegenden Erfindung zählt die Zähleinheit die Takte des Taktsignals während der Latenzzeit und speichert den während der Latenzzeit erreichten Zählerstand in dem Register. Somit ist der Zeitgeber in der Lage, die ermittelte Latenzzeit in wohl definierter Form von einer Anzahl von Takten zu bestimmen und abzuspeichern. Ist das Taktsignal näherungsweise frequenzsynchron für alle integrierten Speicherbausteine, so lassen sich in vorteilhafter Weise die von den Zeitgebern ermittelten Zählerstände zuverlässig untereinander vergleichen.

Gemäß einer weiteren Ausführungsform der vorliegenden Erfindung weist der Speicherbaustein einen ersten Ausgang zur Ausgabe der ausgelesenen Daten auf, und der Zeitgeber ist gestaltet, den erreichten Zählerstand an den ersten Ausgang weiterzuleiten. Damit ist es möglich, den Zählerstand und damit auch die ermittelte Latenzzeit des Speicherzellenfeldes des integrierten Speicherbausteins über den ersten Ausgang extern auszugeben. Damit können von einer anderen Einheit, so etwa von einem Speichercontroller, die Zählerstände mehrerer integrierter Speicherbausteine abgefragt und untereinander verglichen werden.

Gemäß einer weiteren Ausführungsform der vorliegenden Erfindung ist der Zeitgeber gestaltet, den erreichten Zählerstand an einen weiteren Ausgang weiterzuleiten. Gemäß dieser Ausführungsform ist ein separater Informationsweg über den weiteren Ausgang zur Ausgabe der Zählerstände vorgesehen, um den ersten Ausgang, der auch zur Ausgabe der ausgelesenen Daten dient, zu entlasten und dessen volle Kapazität dem Transfer von Daten zur Verfügung zu stellen.

Gemäß einer weiteren Ausführungsform der vorliegenden Erfindung weist der Speicherbaustein einen Zeitnehmer auf, der gestaltet ist, eine Latenzzeit von einem Empfang eines Ansteuersignals bis zu einem Bereitstehen der aus dem Speicherzellenfeld ausgelesenen Daten zu bestimmen. Der Zeitnehmer des integrierten Speicherbausteins ermöglicht ein Messen der Latenzzeit des Speicherzellenfeldes. Damit kann der Speicherbaustein selbst die Latenzzeit, die fertigungsbedingt von Baustein zu Baustein und auch innerhalb eines Bausteins während des Betriebs variiert, feststellen.

Gemäß einer weiteren Ausführungsform der vorliegenden Erfindung weist der Zeitnehmer eine Zähleinheit zum Zählen von Takten eines Taktsignals und ein Register zum Speichern eines in der Latenzzeit erreichten Zählerstandes auf. Damit kann in wohl definierter Weise die gemessene Latenzzeit in Form von einer Anzahl von Takten eines Taktsignals dargestellt werden. Wird das Taktsignal näherungsweise frequenzsynchron mehreren integrierten Speicherbausteinen bereitgestellt, so lassen sich die in der Latenzzeit erreichten Zählerstände mehrerer integrierter Speicherbausteine untereinander vergleichen.

Gemäß einer weiteren Ausführungsform der vorliegenden Erfindung sind die Eingangsschaltung, der Zeitnehmer und der Zeitgeber in einer gemeinsamen Taktdomäne angeordnet, sodass die Eingangsschaltung, der Zeitnehmer und der Zeitgeber das Taktsignal frequenz- und phasensynchron empfangen können. Eine Bestimmung der Latenzzeit des in der Regel asynchronen Speicherzellenfeldes durch den Zeitnehmer ist somit durch ein einfaches Zählen von Takten möglich, da sowohl das Absetzen der Ansteuersignale als auch das Zählen der Takte bis zu dem Bereitstehen der ausgelesenen Daten innerhalb einer Taktdomäne erfolgt. Somit können in vorteilhafter Weise zusätzliche Takte zur Kompensierung eventueller Phasenverschiebungen zwischen dem den Beginn bestimmenden Ereignis – dem Bereitstellen der Ansteuersignale – und dem das Ende bestimmende Ereignis – das Bereitstehen der ausgelesenen Daten – der Latenzzeit entfallen. Ferner entspricht dann in vorteilhafter Weise die Taktanzahl, die der Zeitgeber wartet bis er nach dem Bereitstellen der Ansteuersignale den Ausgangspuffer zur Ausgabe der ausgelesenen Daten ansteuert, der Taktanzahl, die der Zeitnehmer während der Latenzzeit ermittelt möglichst genau.

Gemäß einer weiteren Ausführungsform der vorliegenden Erfindung weist der Speicherbaustein einen ersten Ausgang zur Ausgabe der ausgelesenen Daten auf, und der Zeitnehmer ist gestaltet, den erreichten Zählerstand an diesen ersten Ausgang weiterzuleiten. Damit ist es dem integrierten Speicherbaustein möglich, den erreichten Zählerstand und damit auch die Latenzzeit des Speicherzellenfeldes auszugeben und damit anderen Komponenten zur Verfügung zu stellen.

Gemäß einer weiteren Ausführungsform der vorliegenden Erfindung weist der Speicherbaustein einen weiteren Ausgang auf, um den erreichten Zählerstand auszugeben, und damit die volle Kapazität des ersten Ausgangs dem Transfer von ausgelesenen Daten zur Verfügung zu stellen.

Gemäß einer weiteren Ausführungsform der vorliegenden Erfindung weist der Speicherbaustein einen ersten Eingang zum Empfang von Kommandodaten und einen ersten Ausgang zur Ausgabe der ausgelesenen Daten auf. Damit können dem integrierten Speicherbaustein über separate Wege, und damit auch gleichzeitig, sowohl Kommandodaten zur Verfügung gestellt werden als auch ausgelesene Daten ausgegeben werden.

Gemäß einer weiteren Ausführungsform der vorliegenden Erfindung weist der integrierte Speicherbaustein ferner einen zweiten Eingang, einen zweiten Ausgang, eine erste Durchleitungseinheit und eine zweite Durchleitungseinheit auf. Dem gemäß leitet die erste Durchleitungseinheit Kommandodaten von dem ersten Eingang an den zweiten Ausgang weiter und die zweite Durchleitungseinheit leitet ausgelesene Daten von dem zweiten Eingang an den ersten Ausgang weiter. Somit können sowohl Kommandodaten als auch ausgelesene Daten durch den erfindungsgemäßen integrierten Speicherbaustein durchgeschliffen werden. Ausgelesene Daten werden so von weiteren integrierten Speicherbausteinen weitergeleitet und Kommandodaten stehen auch den weiteren integrierten Speicherbausteinen zur Verfügung. Ferner kann durch diese erfindungsgemäßen Merkmale eine Hintereinanderschaltung von mehreren integrierten Speicherbausteinen erfolgen. Damit ist in vorteilhafter Weise die erforderliche Verbindung der Speicherbausteine untereinander mit Signalwegen möglichst einfach ausführbar.

Gemäß einer weiteren Ausführungsform der vorliegenden Erfindung weist der Speichercontroller eine Anpassungseinheit zur Anpassung des maximalen Zählerstandes um eine Sicherheitsmarge und zur Ermittlung der einstellbaren Zeitspanne auf. Die Anpassung des maximalen Zählerstandes im Sinne einer Erhöhung um eine Sicherheitsmarge kann dabei durch einen Addierer mittels einer Addition einer Sicherheitsmarge oder eines Multiplizierers mittels einer Multiplikation zur Erhöhung des maximalen Zählerstandes um die Sicherheitsmarge erfolgen. Der Multiplizierer erlaubt dabei in einfacher Weise eine relative Erhöhung um einen Sicherheitswert in Abhängigkeit des tatsächlichen Zählerstandes. Durch die Erhöhung des maximalen Zählerstandes um eine Sicherheitsmarge kann sichergestellt werden, dass auch maximale PVT-Varianzen während des Betriebs nicht dazu führen, dass die von einem Speicherzellenfeld angeforderten Daten zum Zeitpunkt der Ausgabe durch den Ausgangspuffer noch nicht in diesem angekommen und gepuffert sind. Um maximale PVT-Varianzen während des Betriebs zu berücksichtigen, kann die Sicherheitsmarge in einem Bereich von 5 bis 10% der maximalen Latenzzeit liegen.

Gemäß einer weiteren Ausführungsform der vorliegenden Erfindung entspricht die Wartezeit der längsten Latenzzeit. Damit wartet jeder integrierte Speicherbaustein von dem Bereitstellen der Ansteuersignale für das Speicherzellenfeld bis zur Ausgabe der ausgelesenen Daten aus dem Ausgabepuffer so lange, bis auch der integrierte Speicherbaustein mit dem Speicherzellenfeld mit der längsten Latenzzeit bereit ist, die Daten auszugeben.

Gemäß einer weiteren Ausführungsform der vorliegenden Erfindung erfolgt das Ermitteln der Latenzzeit durch ein Messen der Zeit zwischen dem Bereitstellen der Ansteuersignale an das Speicherzellenfeld und dem Bereitstehen der ausgelesenen Daten aus dem Speicherzellenfeld. Das Bereitstellen der Ansteuersignale in Abhängigkeit der Kommandodaten und das Ausgeben der ausgelesenen Daten aus dem Ausgabepuffer dauert in der Regel immer gleich lange. Die so gemessene Zeit entspricht in vorteilhafter Weise der tatsächlichen Latenzzeit des Speicherzellenfeldes, da das Bereitstellen der Ansteuersignale an dem Speicherzellenfeld sowohl im Falle des Messens der Latenzzeit als auch im Falle eines regulären Zugriffs auf das Speicherzellenfeld den Beginn der Zeitspanne festlegt.

Gemäß einer weiteren Ausführungsform der vorliegenden Erfindung umfasst das Verfahren zusätzlich ein Umwandeln der Latenzzeit in einen Satz von Daten oder in einen Satz von seriellen binären Daten. Somit kann die ermittelte Latenzzeit, z.B. in Form eines in der Latenzzeit erreichten Zählerstandes, in Form von normalen Daten über den Datenweg weitergeleitet werden oder auch an einen weiteren Ausgang, z. B. in Form von seriellen Daten, in einfacher Weise und unter minimalem Verdrahtungsaufwand beispielsweise an einen Speichercontroller zur Ermittlung einer maximalen Latenzzeit weitergeleitet werden.

Gemäß einer weiteren Ausführungsform der vorliegenden Erfindung umfasst das Verfahren ein Einfügen der aus den wenigstens zwei integrierten Speicherbausteinen ausgelesenen Daten in einen gemeinsamen Datenstrom. Der gemeinsame Datenstrom, beispielsweise in Form eines gemeinsamen Signalwegs, kann so von mehreren integrierten Speicherbausteinen in vorteilhafter Weise genutzt werden. Das Einfügen der Daten kann dabei bitgenau erfolgen, sodass sowohl Kollisionen als auch eine zu geringe Auslastung der Signalwege vermieden wird.

Bevorzugte Ausführungsformen der vorliegenden Erfindung werden nachfolgend anhand der beigefügten Zeichnungen näher erläutert. Es zeigen

1 eine schematische Darstellung eines Speichermoduls gemäß einer ersten Ausführungsform der vorliegenden Erfindung;

2 eine schematische Darstellung eines Speichermoduls gemäß einer zweiten Ausführungsform der vorliegenden Erfindung;

3 eine schematische Darstellung eines Speichermoduls gemäß einer dritten Ausführungsform der vorliegenden Erfindung;

4 eine schematische Darstellung eines Speichermoduls gemäß einer vierten Ausführungsform der vorliegenden Erfindung;

5 eine schematische Darstellung eines Speichermoduls gemäß einer fünften Ausführungsform der vorliegenden Erfindung;

6 eine schematische Darstellung eines Speichermoduls gemäß einer sechsten Ausführungsform der vorliegenden Erfindung;

7A bis 7C eine schematische Darstellung eines Ausschnitts eines integrierten Speicherbausteins gemäß einer siebten, achten und neunten Ausführungsform der vorliegenden Erfindung;

8 eine schematische Darstellung eines Speichersystems gemäß einer zehnten Ausführungsform der vorliegenden Erfindung;

9 eine schematische Darstellung eines Speichersystems gemäß einer elften Ausführungsform der vorliegenden Erfindung;

10 ein Ablaufdiagramm eines Verfahrens gemäß einer zwölften Ausführungsform der vorliegenden Erfindung;

11 ein Ablaufdiagramm eines Verfahrens gemäß einer dreizehnten Ausführungsform der vorliegenden Erfindung; und

12 ein Ablaufdiagramm eines Verfahrens gemäß einer vierzehnten Ausführungsform der vorliegenden Erfindung.

1 zeigt eine schematische Darstellung eines ersten Speichermoduls 1 mit wenigstens zwei ersten Speicherbausteinen 100. Über einen Kommandodateneingang 10 erhält das erste Speichermodul 1 Kommandodaten, z.B. von einem Speichercontroller oder einem Mikroprozessor. Die Kommandodaten werden von dem Kommandodateneingang 10 über eine erste Signalleitung 12 an die Speicherbausteine 100 weitergeleitet. Dabei ist gemäß dieser ersten Ausführungsform der vorliegenden Erfindung jede Form einer Parallelschaltung vorgesehen. Wie hier gezeigt, weist die erste Signalleitung 12 Abzweigungen zu den ersten Eingängen 101 der Speicherbausteine 100 auf. Die Kommandodaten erreichen somit den ersten Eingang 101 und werden innerhalb eines Speicherbausteins 100 an die Eingangsschaltung 102 weitergeleitet. Die Eingangsschaltung 102 stellt Ansteuersignale für ein Speicherzellenfeld 103 und einen Zeitgeber 104 bereit. Das Speicherzellenfeld 103 gibt in Abhängigkeit der ihr bereitgestellten Ansteuersignale Daten aus und stellt diese dem Ausgangspuffer 107 bereit. Der Zeitgeber 104 steuert den Ausgangspuffer 107 derart an, dass dieser die aus dem Speicherzellenfeld 103 ausgelesenen Daten eine einstellbare Zeitspanne nach dem Bereitstellen der Ansteuersignale durch die Eingangsschaltung 102 an einen ersten Ausgang 108 ausgibt. Hierfür weist der Zeitgeber 104 ein Register 105 und eine Zähleinheit 106 auf. Die Zähleinheit 106 zählt die Takte eines Taktsignals nach dem Bereitstellen der Ansteuersignale. Der Zeitgeber 104 stellt den Ablauf der einstellbaren Zeitspanne an einem Übereinstimmen der Zähleinheit 106 mit dem im Register 105 eingestellten Wert fest. Über entsprechende Kommandodaten, die von extern – beispielsweise einem Speichercontroller oder Mikroprozessor – einem Speicherbaustein 100 über den ersten Eingang 101 bereitgestellt werden, kann die Eingangsschaltung 102 entsprechende Ansteuersignale an den Zeitgeber 106 geben, sodass dieser den Wert des Registers 105 einstellt. Die einstellbare Zeitspanne ist somit von extern, über die Versendung entsprechender Kommandodaten, einstellbar. Die ausgelesenen Daten, die der Ausgangspuffer 107 an den ersten Ausgang 108 ausgibt, werden über eine zweite Signalleitung 13 an den Datenausgang 11 des ersten Speichermoduls 1 weitergeleitet. Von dort werden die ausgelesenen Daten beispielsweise an den Speichercontroller, an den Mikroprozessor, oder an eine andere Peripherie weitergegeben.

2 zeigt eine schematische Darstellung eines zweiten Speichermoduls 2 gemäß einer zweiten Ausführungsform der vorliegenden Erfindung. Das zweite Speichermodul 2 weist wenigstens zwei zweite Speicherbausteine 200 auf. Ein zweiter Speicherbaustein 200 weist einen ersten Eingang 201, eine erste Durchleitungseinheit 203 und einen zweiten Ausgang 202 zum Empfang von Kommandodaten und zum Weiterleiten der Kommandodaten auf. Die Durchleitungseinheit 203 leitet die Kommandodaten entsprechend an den zweiten Ausgang 202 und/oder an die Eingangsschaltung 204 weiter. Ansteuersignale werden von der Eingangsschaltung 204 einem Speicherzellenfeld 205 und einem Zeitgeber 206 bereitgestellt. Der Zeitgeber weist ein Register 207 und eine Zähleinheit 208 auf, um einen Ausgangspuffer 209 so anzusteuern, dass dieser die aus dem Speicherzellenfeld 205 ausgelesenen Daten nach dem Ablauf einer einstellbaren Zeitspanne nach dem Bereitstellen der Ansteuersignale ausgibt. Zur Bestimmung der einstellbaren Zeitspanne und deren Ablauf dienen das Register 207 und die Zähleinheit 208, die Takte eines Taktsignals zählt.

Ferner weist ein zweiter Speicherbaustein 200 einen zweiten Eingang 211, eine zweite Durchleitungseinheit 210 und einen ersten Ausgang 212 auf. Die ausgelesenen Daten werden von dem Ausgangspuffer 209 an eine zweite Durchleitungseinheit 210 weitergeleitet. Die zweite Durchleitungseinheit 210 empfängt ggf. auch von einem anderen Speicherbaustein 200 ausgelesene Daten über einem zweiten Eingang 211 und leitet diese und die Daten von dem Ausgangspuffer 209 an den ersten Ausgang 212 weiter. Ferner kann die zweite Durchleitungseinheit 210 ein bitgenaues Einfügen der ausgelesenen Daten in einen vorhandenen Datenstrom gewährleisten.

Die Speicherbausteine 200 gemäß der zweiten Ausführungsform der vorliegenden Erfindung erlauben somit eine Hintereinanderschaltung aller Speicherbausteine 200 des zweiten Speichermoduls 2. Hierfür weist das zweite Speichermodul 2 ein Modulleitungssystem 24 auf, um sowohl die Kommandodaten als auch die ausgelesenen Daten von einem Speicherbaustein 200 an einen nächsten Speicherbaustein 200 weiterzuleiten. Hierfür verbindet das Modulleitungssystem 24 einen zweiten Ausgang 202 eines Speicherbausteins 200 mit dem ersten Eingang 201 eines nächsten Speicherbausteins 200 und den ersten Ausgang 212 eines Speicherbausteins 200 mit dem zweiten Eingang 211 eines nächsten Speicherbausteins 200. Ferner weist das zweite Speichermodul 2 eine erste Signalleitung 22 zur Weiterleitung der Kommandodaten von einem Kommandodateneingang 20 des Speichermoduls 2 an einen ersten Speicherbaustein 200 und eine zweite Signalleitung 23 zum Weiterleiten der ausgelesenen Daten von einem letzten Speicherbaustein 200 des Speichermoduls 2 an einen Datenausgang 21 des Speichermoduls 2 auf. Die Anordnung der Speicherbausteine 200 gemäß dieser Ausführungsform erlaubt eine besonders einfache Verdrahtung der Speicherbausteine 200 untereinander auf dem Speichermodul 2. Ferner kann in vorteilhafter Weise die Gesamtspeicherkapazität des zweiten Speichermoduls 2 durch eine weitere Hintereinanderreihung von weiteren Speicherbausteinen 200 erfolgen.

3 zeigt eine schematische Darstellung eines dritten Speichermoduls 3 gemäß einer dritten Ausführungsform der vorliegenden Erfindung. Analog zur vorangegangenen Ausführungsform weist das dritte Speichermodul 3 einen Kommandodateneingang 30 und eine erste Signalleitung 32 auf, um Kommandodaten von beispielsweise einem Speichercontroller oder Mikroprozessor an dritte Speicherbausteine 300 des dritten Speichermoduls 3 weiterzuleiten. Die aus den dritten Speicherbausteinen 300 ausgelesenen Daten werden durch eine zweite Signalleitung 33 an einen Datenausgang 31 des Speichermoduls 3 weitergeleitet. Ein Modulleitungssystem 34 leitet sowohl die Kommandodaten als auch die ausgelesenen Daten zwischen den Speicherbausteinen 300 weiter. Zur Durchleitung der Kommandodaten und der ausgelesenen Daten weisen die Speicherbausteine 300 einen ersten Eingang 301, eine erste Durchleitungseinheit 303, einen zweiten Ausgang 302, einen zweiten Eingang 314, eine zweite Durchleitungseinheit 313 und einen ersten Ausgang 315 auf. Die von der ersten Durchleitungseinheit 303 an eine Eingangsschaltung 304 weitergeleiteten Kommandodaten dienen zum Bereitstellen von Ansteuersignalen für das Speicherzellenfeld 305, einen Zeitgeber 306 und einen Zeitnehmer 309. Der Zeitgeber 306 weist ein Register 308 und eine Zähleinheit 307 auf, um eine einstellbare Zeitspanne nach dem Bereitstellen der Ansteuersignale den Ausgangspuffer 312 so anzusteuern, dass dieser die aus dem Speicherzellenfeld 305 ausgelesenen Daten ausgibt. Die einstellbare Zeitspanne wird gemäß dem im Register 308 gesetzten Wert eingestellt. Die Zähleinheit 307 zählt Takte eines Taktsignals.

Der Zeitnehmer 309 weist ein Register 311 und eine Zähleinheit 310 auf. Der Zeitnehmer 309 ist damit in der Lage, die Zeitspanne zu messen, die von dem Bereitstellen der Ansteuersignale für das Speicherzellenfeld 305 bis zum Bereitstehen von angeforderten Daten aus dem Speicherzellenfeld 305 verstreicht. Hierfür zählt der Zeitnehmer 309 vermittels der Zähleinheit 310 die Takte eines Taktsignals. Durch eine entsprechende Anforderung in Form von Kommandodaten initiiert der Zeitnehmer 309 eine Messung der Latenzzeit oder der Zeitnehmer 309 gibt entweder den erreichten Zählerstand der Zählereinheit 310 oder einen während der Latenzzeit erreichten Zählerstand, der in dem Register 311 gespeichert ist, über den Ausgangspuffer 312 oder auch direkt an die zweite Durchleitungseinheit 313 weiter. Somit kann die durch den Zeitnehmer 309 ermittelte Latenzzeit des Speicherzellenfeldes 305 von der Peripherie, beispielsweise von einem Speichercontroller, abgefragt werden. Die Peripherie ist damit in der Lage, eine optimierte einzustellende Zeitspanne zu ermitteln, und diese dann entsprechend für die Zeitgeber 306 der Speicherbausteine 300 einzustellen.

4 zeigt ein viertes Speichermodul 4 gemäß einer vierten Ausführungsform der vorliegenden Erfindung. Analog zur vorangegangenen Ausführungsform weist ein viertes Speichermodul 4 einen Kommandodateneingang 40 und eine erste Signalleitung 42 auf, um Kommandodaten an vierte Speicherbausteine 400 des Speichermoduls 4 weiterzuleiten. Die aus den Speicherbausteinen 400 ausgelesenen Daten werden durch eine zweite Signalleitung 43 an einen Datenausgang 41 des Speichermoduls 4 weitergeleitet. Ein Modulleitungssystem 44 leitet sowohl die Kommandodaten als auch die ausgelesenen Daten zwischen den Speicherbausteinen 400 weiter. Zur Durchleitung der Kommandodaten und der ausgelesenen Daten weisen die Speicherbausteine 400 einen ersten Eingang 401, eine erste Durchleitungseinheit 403, einen zweiten Ausgang 402, einen zweiten Eingang 414, eine zweite Durchleitungseinheit 413 und einen ersten Ausgang 415 auf. Die von der ersten Durchleitungseinheit 403 an eine Eingangsschaltung 404 weitergeleiteten Kommandodaten dienen zum Bereitstellen von Ansteuersignalen für das Speicherzellenfeld 405, einen Zeitgeber 406 und einen Zeitnehmer 409. Der Zeitgeber 406 weist ein Register 408 und eine Zähleinheit 407 auf, um eine einstellbare Zeitspanne nach dem Bereitstellen der Ansteuersignale den Ausgangspuffer 412 so anzusteuern, dass dieser die aus dem Speicherzellenfeld 405 ausgelesenen Daten ausgibt. Die einstellbare Zeitspanne wird gemäß dem im Register 408 gesetzten Wert eingestellt. Die Zähleinheit 407 zählt Takte eines Taktsignals. Der Zeitnehmer 409 weist ein Register 411 und eine Zähleinheit 410 auf. Der Zeitnehmer 409 zählt vermittels der Zähleinheit 410 Takte eines Taktsignals. Durch eine entsprechende Anforderung in Form von Kommandodaten initiiert der Zeitnehmer 409 eine Messung der Latenzzeit oder der Zeitnehmer 409 gibt entweder den erreichten Zählerstand der Zählereinheit 410 oder einen während der Latenzzeit erreichten Zählerstand, der in dem Register 411 gespeichert ist, weiter.

Die vierten Speicherbausteine 400 weisen einen weiteren Ausgang 416 auf. Der Zeitnehmer 409 kann die ermittelte Latenzzeit des Speicherzellenfeldes 405 an diesen weiteren Ausgang 416 direkt weitergeben. Das vierte Speichermodul 4 weist ferner eine dritte Signalleitung 45 auf, um die aus den weiteren Ausgängen 416 ausgegebenen Daten an einen Messdatenausgang 46 des vierten Speichermoduls 4 weiterzuleiten. Die weiteren Ausgänge 416, der Messdatenausgang 46 und die dritte Signalleitung 45 kann dabei beispielsweise für eine serielle oder eine parallele Datenübertragung gestaltet sein. Das Vorsehen eines weiteren Signalweges für die Messdaten von den Zeitnehmern 409 der vierten Speicherbausteine 400 erlaubt eine Übertragung der Messdaten unabhängig von dem für die Daten vorgesehenen Modulleitungssystem 44 und der zweiten Signalleitung 43. Somit steht die volle Kapazität der zweiten Eingänge 414, der zweiten Durchleitungseinheiten 413, der ersten Ausgänge 415, des für die ausgelesenen Daten vorgesehenen Modulleitungssystems 44, der zweiten Signalleitung 43 und des Datenausgangs 41 für die Ausgabe von Daten zur Verfügung und wird nicht durch den zusätzlichen Fluss von Messdaten beeinträchtigt oder beschnitten. Von dem Messdatenausgang 46 werden die ausgelesenen Messdaten wieder an einen Speichercontroller oder an einen Mikroprozessor weitergeleitet.

5 zeigt eine schematische Darstellung eines fünften Speichermoduls 5 gemäß einer fünften Ausführungsform der vorliegenden Erfindung. Analog zur vorangegangenen Ausführungsform weist ein fünftes Speichermodul 5 einen Kommandodateneingang 50 und eine erste Signalleitung 52 auf, um Kommandodaten von beispielsweise einem Speichercontroller oder Mikroprozessor an fünfte Speicherbausteine 500 des fünften Speichermoduls 5 weiterzuleiten. Die aus den fünften Speicherbausteinen 500 ausgelesenen Daten werden durch eine zweite Signalleitung 53 an einen Datenausgang 51 des Speichermoduls 5 weitergeleitet. Ein Modulleitungssystem 54 leitet sowohl die Kommandodaten als auch die ausgelesenen Daten zwischen den Speicherbausteinen 500 weiter. Zur Durchleitung der Kommandodaten und der ausgelesenen Daten weisen die Speicherbausteine 500 einen ersten Eingang 501, eine erste Durchleitungseinheit 503, einen zweiten Ausgang 502, einen zweiten Eingang 511, eine zweite Durchleitungseinheit 510 und einen ersten Ausgang 512 auf. Die von der ersten Durchleitungseinheit 503 an eine Eingangsschaltung 504 weitergeleiteten Kommandodaten dienen zum Bereitstellen von Ansteuersignalen für das Speicherzellenfeld 505 und einen Zeitgeber 506. Der Zeitgeber 506 weist ein Register 508 und eine Zähleinheit 507 auf, um eine einstellbare Zeitspanne nach dem Bereitstellen der Ansteuersignale den Ausgangspuffer 509 so anzusteuern, dass dieser die aus dem Speicherzellenfeld 505 ausgelesenen Daten ausgibt. Die einstellbare Zeitspanne wird gemäß dem im Register 508 gesetzten Wert eingestellt. Die Zähleinheit 507 zählt Takte eines Taktsignals.

Der Zeitgeber 506 ist ferner in der Lage, die Zeitspanne zu messen, die von dem Bereitstellen der Ansteuersignale für das Speicherzellenfeld 505 bis zum Bereitstehen von angeforderten Daten aus dem Speicherzellenfeld 505 verstreicht. Hierfür werden sowohl die Ansteuersignale als auch die ausgelesenen Daten oder ein entsprechendes Signal von dem Speicherzellenfeld 505 dem Zeitgeber 506 bereitgestellt. Der Zeitgeber 506 bestimmt die Zeitspanne durch Zählen von Takten eines Taktsignals mit einer Zähleinheit 507. Durch eine entsprechende Anforderung in Form von Kommandodaten initiiert der Zeitgeber 506 eine Messung der Latenzzeit oder der Zeitgeber 506 gibt entweder den erreichten Zählerstand der Zählereinheit 507 oder einen während der Latenzzeit erreichten Zählerstand, der in dem Register 508 gespeichert ist, über den Ausgangspuffer 509 oder auch direkt an die zweite Durchleitungseinheit 510 weiter, oder stellt die einstellbare Zeitspanne durch ein entsprechendes Setzen des Registers 508 ein. Der fünfte Speicherbaustein 500 kann somit sowohl das Feststellen eines Ablaufs einer einstellbaren Zeitspanne als auch Ermitteln einer Latenzzeit des Speicherzellenfeldes 505 durch eine Einheit, dem Zeitgeber 506, bewerkstelligen. Es genügt daher das Vorsehen einer Zähleinheit 507, und eines Registers 508.

6 zeigt eine schematische Darstellung eines sechsten Speichermoduls 6 gemäß einer sechsten Ausführungsform der vorliegenden Erfindung. Analog zur vorangegangenen Ausführungsform weist ein sechstes Speichermodul 6 einen Kommandodateneingang 60 und eine erste Signalleitung 62 auf, um Kommandodaten von beispielsweise einem Speichercontroller oder Mikroprozessor an sechste Speicherbausteine 600 des sechsten Speichermoduls 6 weiterzuleiten. Die aus den sechsten Speicherbausteinen 600 ausgelesenen Daten werden durch eine zweite Signalleitung 63 an einen Datenausgang 61 des Speichermoduls 6 weitergeleitet. Ein Modulleitungssystem 64 leitet sowohl die Kommandodaten als auch die ausgelesenen Daten zwischen den Speicherbausteinen 600 weiter. Zur Durchleitung der Kommandodaten und der ausgelesenen Daten weisen die Speicherbausteine 600 einen ersten Eingang 601, eine erste Durchleitungseinheit 603, einen zweiten Ausgang 602, einen zweiten Eingang 611, eine zweite Durchleitungseinheit 610 und einen ersten Ausgang 612 auf. Die von der ersten Durchleitungseinheit 603 an eine Eingangsschaltung 604 weitergeleiteten Kommandodaten dienen zum Bereitstellen von Ansteuersignalen für das Speicherzellenfeld 605 und einen Zeitgeber 606. Der Zeitgeber 606 weist ein Register 608 und eine Zähleinheit 607 auf, um eine einstellbare Zeitspanne nach dem Bereitstellen der Ansteuersignale den Ausgangspuffer 609 so anzusteuern, dass dieser die aus dem Speicherzellenfeld 605 ausgelesenen Daten ausgibt. Die einstellbare Zeitspanne wird gemäß dem im Register 608 gesetzten Wert eingestellt. Die Zähleinheit 607 zählt Takte eines Taktsignals.

Der Zeitgeber 606 ist ferner in der Lage, die Zeitspanne zu messen, die von dem Bereitstellen der Ansteuersignale für das Speicherzellenfeld 605 bis zum Bereitstehen von angeforderten Daten aus dem Speicherzellenfeld 605 verstreicht. Hierfür werden sowohl die Ansteuersignale als auch die ausgelesenen Daten oder ein entsprechendes Signal von dem Speicherzellenfeld 605 dem Zeitgeber 606 bereitgestellt. Der Zeitgeber 606 bestimmt die Zeitspanne durch Zählen von Takten eines Taktsignals mit einer Zähleinheit 607. Durch eine entsprechende Anforderung in Form von Kommandodaten initiiert der Zeitgeber 606 eine Messung der Latenzzeit oder der Zeitgeber 606 gibt entweder den erreichten Zählerstand der Zählereinheit 607 oder einen während der Latenzzeit erreichten Zählerstand, der in dem Register 608 gespeichert ist, aus.

Die sechsten Speicherbausteine 600 weisen einen weiteren Ausgang 613 auf. Der Zeitgeber 606 kann die ermittelte Latenzzeit des Speicherzellenfeldes 605 an diesen weiteren Ausgang 613 direkt weitergeben. Das sechste Speichermodul 6 weist ferner eine dritte Signalleitung 65 auf, um die aus den weiteren Ausgängen 613 ausgegebenen Daten an einen Messdatenausgang 66 des sechsten Speichermoduls 6 weiterzuleiten. Die weiteren Ausgänge 613, der Messdatenausgang 66 und die dritte Signalleitung 65 kann dabei beispielsweise für eine serielle oder eine parallele Datenübertragung gestaltet sein. Das Vorsehen eines weiteren Signalweges für die Messdaten von den Zeitgebern 606 der Speicherbausteine 600 erlaubt eine Übertragung der Messdaten unabhängig von dem für die Daten vorgesehenen Modulleitungssystem 64 und der zweiten Signalleitung 63. Somit steht die volle Kapazität der zweiten Eingänge 611, der zweiten Durchleitungseinheiten 610, der ersten Ausgänge 612, des für die ausgelesenen Daten vorgesehenen Modulleitungssystems 64, der zweiten Signalleitung 63 und des Datenausgangs 61 für die Ausgabe von Daten zur Verfügung und wird nicht durch den zusätzlichen Fluss von Messdaten beeinträchtigt oder beschnitten. Von dem Messdatenausgang 66 werden die ausgelesenen Messdaten wieder an einen Speichercontroller oder an einen Mikroprozessor weitergeleitet. Ferner kann der sechste Speicherbaustein 600 somit sowohl das Feststellen eines Ablaufs einer einstellbaren Zeitspanne als auch Ermitteln einer Latenzzeit des Speicherzellenfeldes 605 durch eine Einheit, dem Zeitgeber 606, bewerkstelligen. Es genügt daher das Vorsehen einer Zähleinheit 607, und eines Registers 608.

7A zeigt schematisch einen Ausschnitt eines siebten Speicherbaustein 710, wobei eine Eingangsschaltung 711 und ein Zeitgeber 712 in einer gemeinsamen Taktdomäne 714 angeordnet sind. Die Eingangsschaltung 711 stellt somit Ansteuersignale einem asynchronen Speicherzellenfeld 713 und dem Zeitgeber 712 frequenz- und phasensynchron bereit. Der Zeitgeber 712 kann damit möglichst genau den Zeitpunkt des Bereitstellen der Ansteuersignale an das Speicherzellenfeld 713 feststellen. Ein Vorsehen von Synchronisationstakten ist nicht notwendig. Der siebte Speicherbaustein 710 ist als Weiterbildung der ersten und zweiten Ausführungsform der vorliegenden Erfindung, wie in 1 und 2 dargestellt, zu verstehen und kann in vorteilhafter Weise die ebendort beschriebenen ersten und zweiten Speicherbausteine 100, 200 ersetzen.

7B zeigt schematisch einen Ausschnitt eines achten Speicherbaustein 720, wobei eine Eingangsschaltung 721 und ein Zeitgeber 722 in einer gemeinsamen Taktdomäne 724 angeordnet sind. Die Eingangsschaltung 721 stellt somit Ansteuersignale einem asynchronen Speicherzellenfeld 723 und dem Zeitgeber 722 frequenz- und phasensynchron bereit. Der Zeitgeber 722 kann damit möglichst genau den Zeitpunkt des Bereitstellen der Ansteuersignale an das Speicherzellenfeld 713 feststellen. Ferner wird dem Zeitgeber 722 das Bereitstehen der Daten aus dem Speicherzellenfeld 723 signalisiert. Der Zeitgeber 722 kann damit auch die Latenzzeit, die das Speicherzellenfeld 723 benötigt um nach dem Bereitstellen der Ansteuersignale die ausgelesenen Daten bereitzustellen, in Takten der Taktdomäne 722 in vorteilhafter Weise ohne Taktverlust bestimmen. Der achte Speicherbaustein 720 ist als Weiterbildung der fünften und sechsten Ausführungsform der vorliegenden Erfindung, wie in 5 und 6 dargestellt, zu verstehen und kann in vorteilhafter Weise die ebendort beschriebenen fünften und sechsten Speicherbausteine 500, 600 ersetzen.

7C zeigt schematisch einen Ausschnitt eines neunten Speicherbaustein 730, wobei eine Eingangsschaltung 731, ein Zeitnehmer 735 und ein Zeitgeber 732 in einer gemeinsamen Taktdomäne 734 angeordnet sind. Die Eingangsschaltung 731 stellt somit Ansteuersignale einem asynchronen Speicherzellenfeld 733, dem Zeitnehmer 735 und dem Zeitgeber 732 frequenz- und phasensynchron bereit. Der Zeitgeber 732 und der Zeitnehmer 735 können damit möglichst genau den Zeitpunkt des Bereitstellen der Ansteuersignale an das Speicherzellenfeld 733 feststellen. Ferner wird dem Zeitnehmer 735 das Bereitstehen der Daten aus dem Speicherzellenfeld 733 signalisiert. Der Zeitnehmer 735 kann damit auch die Latenzzeit, die das Speicherzellenfeld 733 benötigt um nach dem Bereitstellen der Ansteuersignale die ausgelesenen Daten bereitzustellen, in Takten der Taktdomäne 732 in vorteilhafter Weise ohne Taktverlust bestimmen. Der neunte Speicherbaustein 730 ist als Weiterbildung der dritten und vierten Ausführungsform der vorliegenden Erfindung, wie in 3 und 4 dargestellt, zu verstehen und kann in vorteilhafter Weise die ebendort beschriebenen dritten und vierten Speicherbausteine 300, 400 ersetzen.

8 zeigt eine schematische Darstellung eines ersten Speichersystems 8, umfassend einen Speichercontroller 810 und wenigstens ein siebtes Speichermodul 820. Der Speichercontroller 810 weist dabei eine Kommandoeinheit 811 zur Generierung von Kommandodaten auf. Die Kommandodaten werden über eine Datenzuleitung 830 an den Kommandodateneingang 821 des wenigstens einen Speichermoduls 820 weitergeleitet. Eine erste Signalleitung 823 leitet die Kommandodaten an jeden Speicherbaustein 826 des Speichermoduls 820. Von dort aus gelangen die Kommandodaten in den Speicherbaustein 826, und werden, je nach Adressierung und Zuständigkeit, für Leseanforderungen, Einstellanforderungen oder Messanforderungen umgewandelt. Die integrierten Speicherbausteine 826 geben dann Daten oder Messdaten aus, die über einen zweite Signalleitung 824, über einen Datenausgang 822 des siebten Speichermoduls 820 und über eine Datenableitung 840 an den Speichercontroller 810 weitergegeben werden.

Die Kommandoeinheit 811 des Speichercontrollers 810 kann dabei ein Kommando zur Bestimmung der Latenzzeit eines Speicherbausteins 826 absenden. Hierfür werden entsprechende Kommandodaten von der Kommandoeinheit 811 generiert, die an einen oder an eine Gruppe von Speicherbausteinen adressiert sind. Die Speicherbausteine 826 ermitteln darauf ihre Latenzzeit und leiten den ermittelten Messwert über die zweite Signalleitung 824, den Datenausgang 822 und die Datenableitung 840 an die Empfangseinheit 816 des Speichercontrollers 810 weiter. Die Empfangseinheit 816 leitet die empfangenen Messwerte an eine Speichereinheit 814 weiter, die die Messwerte in einem Register 815 abspeichert. Eine Vergleichseinheit 813 ermittelt aus den in dem Register 815 gespeicherten Messwerten einen Maximalwert. Dieser Maximalwert entspricht dann der Latenzzeit des langsamsten Speicherbausteins 826. Dieser maximale Wert kann dann direkt an die Kommandoeinheit 811 weitergeleitet werden, oder wird von einer Anpassungseinheit 812 vorher angepasst, d.h. beispielsweise um eine Sicherheitsmarge erhöht oder in eine Anzahl von bestimmten Takten umgerechnet. Die Kommandoeinheit 811 generiert daraufhin, unter Zurückgriff auf die maximale Latenzzeit oder angepasste maximale Latenzzeit entsprechende Kommandodaten, um die Zeitgeber der Speicherbausteine 825 einzustellen. Entsprechende Kommandodaten werden wieder über die Datenzuleitung 830, den Kommandodateneingang 821, die erste Signalleitung 823 an die entsprechenden Speicherbausteine 826 des wenigstens einen Speichermoduls 820 weitergeleitet.

Das siebte Speichermodul 820 umfasst dabei wenigstens einen zehnten Speicherbaustein 826, der in einer Hintereinanderschaltung auf dem siebten Speichermodul 820 angeordnet ist. Dabei werden die Kommandodaten von dem Kommandodateneingang 821 über eine erste Signalleitung 823 dem ersten zehnten Speicherbaustein 826 zur Verfügung gestellt. Die ausgelesenen Daten werden von einer zweiten Signalleitung 824 von dem letzten zehnten Speicherbaustein 826 an den Datenausgang 822 weitergeleitet. Die Weiterleitung der Kommandodaten und der ausgelesenen Daten zwischen den zehnten Speicherbausteinen 826 erfolgt vermittels dem Modulleitungssystem 825.

In der gezeigten Anordnung der zehnten Speicherbausteine 826 in dem siebten Speichermodul 820 ist der Zeitbedarf bei gleicher Latenzzeit der Speicherzellenfelder der zehnten Speicherbausteine 826 immer gleich, da der Signalfluss einer Leseanforderung in Form von Kommandodaten immer über dieselbe Datenzuleitung 830, den Dateneingang 821, die erste Signalleitung 823 und gegebenenfalls über mehrere siebte Speicherbausteine 826 und die entsprechenden Teile des Modulleitungssystems 825 zu dem entsprechenden Speicherbaustein 826 geleitet wird. Die von diesem Speicherbaustein ausgelesenen Daten gehen dann den Signalweg über die entsprechenden Teile des Modulleitungssystems 825, die zweite Signalleitung 824, den Datenausgang 822 und die Datenableitung 840. Dabei erfolgt der Fluss der Daten über eine variable Anzahl von Speicherbausteinen über das Modulleitungssystem 825 auf Kommandodatenebene und über eine entsprechende Anzahl von Speicherbausteinen und über das Modulleitungssystem 825 auf Datenebene, aber immer über die gesamte Länge der hintereinander geschalteten Speicherbausteine 826 des siebten Speichermoduls 820.

9 zeigt eine schematische Darstellung eines zweiten Speichersystems 9 gemäß einer elften Ausführungsform der vorliegenden Erfindung. Das zweite Speichersystem 9 umfasst dabei einen Speichercontroller 910 und wenigstens ein achtes Speichermodul 920. Der Speichercontroller 910 weist dabei eine Kommandoeinheit 911 zur Generierung von Kommandodaten auf. Die Kommandodaten werden über eine Datenzuleitung 930 an den Kommandodateneingang 921 des wenigstens einen Speichermoduls 920 weitergeleitet. Eine erste Signalleitung 923 leitet die Kommandodaten an jeden Speicherbaustein 925 des Speichermoduls 920. Von dort aus gelangen die Kommandodaten in den Speicherbaustein 925, und werden, je nach Adressierung und Zuständigkeit, für Leseanforderungen, Einstellanforderungen oder Messanforderungen umgewandelt. Die integrierten Speicherbausteine 925 geben dann Daten oder Messdaten aus, die über einen zweite Signalleitung 924, über einen Datenausgang 922 des achten Speichermoduls 920 und über eine Datenableitung 940 an den Speichercontroller 910 weitergegeben werden.

Die Kommandoeinheit 911 des Speichercontrollers 910 kann dabei ein Kommando zur Bestimmung der Latenzzeit eines Speicherbausteins 925 absenden. Hierfür werden entsprechende Kommandodaten von der Kommandoeinheit 911 generiert, die an einen oder an eine Gruppe von Speicherbausteinen adressiert sind. Die Speicherbausteine 925 ermitteln darauf ihre Latenzzeit und leiten den ermittelten Messwert über die zweite Signalleitung 924, den Datenausgang 922 und die Datenableitung 940 an die Empfangseinheit 916 des Speichercontrollers 910 weiter. Die Empfangseinheit 916 leitet die empfangenen Messwerte an eine Speichereinheit 914 weiter, die die Messwerte in einem Register 915 abspeichert. Eine Vergleichseinheit 913 ermittelt aus den in dem Register 915 gespeicherten Messwerten einen Maximalwert. Dieser Maximalwert entspricht dann der Latenzzeit des langsamsten Speicherbausteins 925. Dieser maximale Wert kann dann direkt an die Kommandoeinheit 911 weitergeleitet werden, oder wird von einer Anpassungseinheit 912 vorher angepasst, d.h. beispielsweise um eine Sicherheitsmarge erhöht oder in eine Anzahl von bestimmten Takten umgerechnet. Die Kommandoeinheit 911 generiert daraufhin, unter Zurückgriff auf die maximale Latenzzeit oder angepasste maximale Latenzzeit entsprechende Kommandodaten, um die Zeitgeber der Speicherbausteine 925 einzustellen. Entsprechende Kommandodaten werden wieder über die Datenzuleitung 930, den Kommandodateneingang 921, die erste Signalleitung 923 an die entsprechenden Speicherbausteine 925 des wenigstens einen Speichermoduls 920 weitergeleitet.

10 zeigt ein Ablaufdiagramm des erfindungsgemäßen Verfahrens gemäß einer zwölften Ausführungsform der vorliegenden Erfindung. Zunächst wird in einem Rücksetzschritt s1 eine Schleifenvariable n gleich null gesetzt. Die Schleifenvariable wird in einem Erhöhungsschritt s2 um 1 erhöht und nimmt in der Schleife alle Werte zwischen 1 und N an, wobei das Verfahren hier exemplarisch für N Speicherbausteine dargestellt ist. Innerhalb der Schleife wird für jedes n = 1 bis N die Latenzzeit des n-ten Speicherbausteins &tgr;n ermittelt. Die Schleife bricht ab, wenn alle Latenzzeiten &tgr;1 bis &tgr;N aller N Speicherbausteine ermittelt wurde, d.h., wenn die Schleifenvariable n den Wert N annimmt.

Aus den ermittelten Latenzzeiten &tgr;1 bis &tgr;N wird in dem Schritt s4 eine maximale Latenzzeit &tgr;max ermittelt. Gegebenenfalls kann zu dieser maximalen Latenzzeit &tgr;max eine Sicherheitsmarge addiert werden, um in einem Schritt s5 eine angepasste maximale Latenzzeit &tgr;*max zu erhalten.

Daraufhin wird erneut in einem Rücksetzschritt s6 eine Schleifenvariable n zurückgesetzt, d. h. n = 0,. Es erfolgt eine zweite Schleife, wobei in einem Erhöhen s7 die Schleifenvariable n jeweils um 1 erhöht wird. Innerhalb der Schleife wird in einem Schritt s8 für jeden der N Speicherbausteine die angepasste maximale Latenzzeit &tgr;*max als einstellbare Zeitspanne gesetzt. Die Schleife bricht ab, wenn die Zeitspanne für alle N Speicherbausteine gesetzt wurde, d.h., wenn n = N.

Für die weiteren 10 und 11 sei das oben beschriebene Verfahren der Schritte s1 bis s8 als ein Schritt S3 zusammengefasst. Die Sicherheitsmarge liegt vorteilhafterweise in einem Bereich von 5 bis 10% einer ermittelten Latenzzeit oder der maximalen Latenzzeit &tgr;max. Die Sicherheitsmarge kann in dem Erhöhungsschritt s5 als absolute Marge zu &tgr;max addiert werden, oder die Latenzzeit &tgr;max kann zur Ermittlung der angepassten maximalen Latenzzeit &tgr;*max mit einem Erhöhungsfaktor multipliziert werden. Wird das Verfahren S3 während des Betriebs regelmäßig erneut ausgeführt, und so die maximale Latenzzeit &tgr;max laufend aktualisiert, so kann das Anpassen bzw. Erhöhen der ermittelten maximalen Latenzzeit &tgr;max zur Ermittlung einer angepassten maximalen Latenzzeit &tgr;*max unnötig werden und damit auch entfallen.

11 zeigt ein Verfahren zum Betrieb eines Speichersystems gemäß einer dreizehnten Ausführungsform der vorliegenden Erfindung. In einem Schritt S1 wird das Speichersystem eingeschaltet. Hierauf erfolgt in einem Schritt S2 ein erster Teil einer Initialisierung des Speichersystems. Es erfolgt nun in einem Schritt S3 eine Ermittlung einer maximalen Latenzzeit plus einer Sicherheitsmarge &tgr;*max und das Setzen von &tgr;*max als einstellbare Zeitspanne für alle Speicherbausteine des Systems, gemäß der neunten Ausführungsform der vorliegenden Erfindung. Es erfolgt in einem Schritt S4 ein zweiter Teil der Initialisierung, worauf sich der reguläre Betrieb des Speichersystems in einem Schritt S5 anschließt. Die angepasste maximale Latenzzeit &tgr;*max umfasst dabei eine Sicherheitsmarge, die gewährleistet, dass alle Zeitgeber der Speicherbausteine genügend lange warten, bis der Ausgangspuffer zur Ausgabe der ausgelesenen Daten veranlasst wird. Während des Betriebs S5 steigt also keine Latenzzeit eines Speicherbausteins durch PVT-Varianzen über den Wert von &tgr;*max.

12 zeigt ein Ablaufdiagramm eines Verfahrens zum Betrieb eines Speichersystems gemäß einer vierzehnten Ausführungsform der vorliegenden Erfindung. Nach einem Einschalten S1 des Speichersystems erfolgt eine Initialisierungssequenz S2 bis S4. Jedoch wird im Schritt S30 der Initialisierung, unter Abweichung von der zehnten Ausführungsform der vorliegenden Erfindung, &tgr;max für alle Speicherbausteine als einstellbare Zeitspanne gesetzt. Gemäß dieser Ausführungsform erfolgt nach der Sequenz S2 bis S6 der reguläre Betrieb S5 des Speichersystems, während ein Zeitnehmer die Zeit t misst, und bei dem Überschreiten der Zeit t einer Zeitschwelle T eine erneute Ermittlung der Latenzzeit &tgr;max und das dementsprechende Setzen von &tgr;max für alle Speicherbausteine in einem zweiten Schritt S30 veranlasst. Daraufhin wird der Zeitnehmer t zurückgesetzt, und es erfolgt wieder der reguläre Betrieb des Speichersystems S5. Durch die fortlaufende Aktualisierung der maximalen Latenzzeit und der entsprechenden Einstellung der Zeitgeber der Speicherbausteine kann sich das Anpassen bzw. Erhöhen der maximalen Latenzzeit um eine Sicherheitsmarge erübrigen.

1
erstes Speichermodul
10
Kommandodateneingang
11
Datenausgang
12
erste Signalleitung
13
zweite Signalleitung
100
erster Speicherbaustein
101
erster Eingang
102
Eingangsschaltung
103
Speicherzellenfeld
104
Zeitgeber
105
Register
106
Zähleinheit
107
Ausgangspuffer
108
erster Ausgang
2
zweites Speichermodul
20
Kommandodateneingang
21
Datenausgang
22
erste Signalleitung
23
zweite Signalleitung
24
Modulleitungssystem
200
zweiter Speicherbaustein
201
erster Eingang
202
zweiter Ausgang
203
erste Durchleitungseinheit
204
Eingangsschaltung
205
Speicherzellenfeld
206
Zeitgeber
207
Register
208
Zähleinheit
209
Ausgangspuffer
210
zweite Durchleitungseinheit
211
zweiter Eingang
212
erster Ausgang
3
drittes Speichermodul
30
Kommandodateneingang
31
Datenausgang
32
erste Signalleitung
33
zweite Signalleitung
34
Modulleitungssystem
300
dritter Speicherbaustein
301
erster Eingang
302
zweiter Ausgang
303
erste Durchleitungseinheit
304
Eingangsschaltung
305
Speicherzellenfeld
306
Zeitgeber
307
Zähleinheit
308
Register
309
Zeitnehmer
310
Zähleinheit
311
Register
312
Ausgangspuffer
313
zweite Durchleitungseinheit
314
zweiter Eingang
315
erster Ausgang
4
viertes Speichermodul
40
Kommandodateneingang
41
Datenausgang
42
erste Signalleitung
43
zweite Signalleitung
44
Modulleitungssystem
45
dritte Signalleitung
46
Messdatenausgang
400
vierter Speicherbaustein
401
erster Eingang
402
zweiter Ausgang
403
erste Durchleitungseinheit
404
Eingangsschaltung
405
Speicherzellenfeld
406
Zeitgeber
407
Zähleinheit
408
Register
409
Zeitnehmer
410
Zähleinheit
411
Register
412
Ausgangspuffer
413
zweite Durchleitungseinheit
414
zweiter Eingang
415
erster Ausgang
416
weiterer Ausgang
5
fünftes Speichermodul
50
Kommandodateneingang
51
Datenausgang
52
erste Signalleitung
53
zweite Signalleitung
54
Modulleitungssystem
500
fünfter Speicherbaustein
501
erster Eingang
502
zweiter Ausgang
503
erste Durchleitungseinheit
504
Eingangsschaltung
505
Speicherzellenfeld
506
Zeitgeber
507
Zähleinheit
508
Register
509
Ausgangspuffer
510
zweite Durchleitungseinheit
511
zweiter Eingang
512
erster Ausgang
6
sechstes Speichermodul
60
Kommandodateneingang
61
Datenausgang
62
erste Signalleitung
63
zweite Signalleitung
64
Modulleitungssystem
65
dritte Signalleitung
66
Messdatenausgang
600
sechster Speicherbaustein
601
erster Eingang
602
zweiter Ausgang
603
erste Durchleitungseinheit
604
Eingangsschaltung
605
Speicherzellenfeld
606
Zeitgeber
607
Zähleinheit
608
Register
609
Ausgangspuffer
610
zweite Durchleitungseinheit
611
zweiter Eingang
612
erster Ausgang
613
weiterer Ausgang
710
siebter Speicherbaustein
711
Eingangsschaltung
712
Zeitgeber
713
Speicherzellenfeld
714
Taktdomäne
720
achter Speicherbaustein
721
Eingangsschaltung
722
Zeitgeber
723
Speicherzellenfeld
724
Taktdomäne
730
neunter Speicherbaustein
731
Eingangsschaltung
732
Zeitgeber
733
Speicherzellenfeld
734
Taktdomäne
735
Zeitnehemer
8
erstes Speichersystem
810
Speicherkontroller
811
Kommandoeinheit
812
Anpassungseinheit
813
Vergleichseinheit
814
Speichereinheit
815
Register
816
Empfangseinheit
820
siebtes Speichermodul
821
Kommandodateneingang
822
Datenausgang
823
erste Signalleitung
824
zweite Signalleitung
825
Modulleitungssystem
826
zehnter Speicherbaustein
830
Datenzuleitung
840
Datenableitung
9
zweites Speichersystem
910
Speicherkontroller
911
Kommandoeinheit
912
Anpassungseinheit
913
Vergleichseinheit
914
Speichereinheit
915
Register
916
Empfangseinheit
920
achtes Speichermodul
921
Kommandodateneingang
922
Datenausgang
923
erste Signalleitung
924
zweite Signalleitung
925
elfter Speicherbaustein
930
Datenzuleitung
940
Datenableitung
s1
Rücksetzen
s2
Erhöhen
s3
Ermitteln der Latenzzeit
s4
Ermitteln der maximalen Latenzzeit
s5
Addieren der Sicherheitsmarge
s6
Rücksetzen
s7
Erhöhen
s8
Setzen der Zeitspanne
S1
Einschalten
S2
erster Teil des Initialisierens
S3
Setzen der Latenzzeit
S4
zweiter Teil des Initialisierens
S5
Betreiben
S6
Zurücksetzen einer Uhr


Anspruch[de]
Integrierter Speicherbaustein (100) umfassend:

– Ein Speicherzellenfeld (103) zum Auslesen von Daten;

– eine Eingangsschaltung (102) zum Bereitstellen von Ansteuersignalen für das Speicherzellenfeld (103) in Abhängigkeit von extern empfangenen Kommandodaten;

– einen Ausgangspuffer (107) zum Puffern von aus dem Speicherzellenfeld (103) ausgelesenen Daten; und

– einen Zeitgeber (104), der gestaltet ist, den Ausgangspuffer (107) so anzusteuern, dass der Ausgangspuffer (107) eine einstellbare Zeitspanne nach dem Bereitstellen der Ansteuersignale die gepufferten Daten ausgibt,

dadurch gekennzeichnet,

dass der integrierte Speicherbaustein gestaltet ist, eine Latenzzeit von einem Bereitstellen der Ansteuersignale bis zu einem Bereitstehen der ausgelesenen Daten zu bestimmen.
Speicherbaustein nach Anspruch 1, wobei der Zeitgeber (506) gestaltet ist, die Latenzzeit zu bestimmen. Speicherbaustein nach Anspruch 1, wobei der Zeitgeber (104) eine Zähleinheit (106) zum Zählen von Takten eines Taktsignals nach dem Bereitstellen der Ansteuersignale und ein Register (105) zum Speichern eines Maximalwertes aufweist, und wobei der Zeitgeber (104) den Ablauf der einstellbaren Zeitspanne an einem Übereinstimmen der Zähleinheit (106) mit dem Maximalwert erkennt. Speicherbaustein nach Anspruch 3, wobei die Zähleinheit (507) gestaltet ist, die Takte des Taktsignals während der Latenzzeit zu zählen und der Zeitgeber (506) gestaltet ist, den in der Latenzzeit erreichten Zählerstand in dem Register (508) zu speichern. Speicherbaustein nach Anspruch 4, wobei der Speicherbaustein einen ersten Ausgang (512) zur Ausgabe der ausgelesenen Daten aufweist und der Zeitgeber (506) gestaltet ist, den erreichten Zählerstand an den ersten Ausgang (512) weiterzuleiten. Speicherbaustein nach Anspruch 4, wobei der Zeitgeber (606) gestaltet ist, den erreichten Zählerstand an einen weiteren Ausgang (613) weiterzuleiten. Speicherbaustein nach Anspruch 1, wobei der Speicherbaustein einen Zeitnehmer (309) aufweist, der gestaltet ist, die Latenzzeit zu bestimmen. Speicherbaustein nach Anspruch 7, wobei der Zeitnehmer (309) eine Zähleinheit (310) zum Zählen von Takten eines Taktsignals und ein Register (311) zum Speichern eines in der Latenzzeit erreichten Zählerstandes aufweist. Speicherbaustein (730) nach Anspruch 8, wobei die Eingangsschaltung (731), der Zeitnehmer (735) und der Zeitgeber (732) in einer gemeinsamen Taktdomäne (734) angeordnet sind, sodass die Eingangsschaltung (731), der Zeitnehmer (735) und der Zeitgeber (732) das Taktsignal frequenz- und phasensynchron empfangen. Speicherbaustein nach Anspruch 8 oder 9, wobei der Speicherbaustein einen ersten Ausgang (315) zur Ausgabe der ausgelesenen Daten aufweist und der Zeitnehmer (309) gestaltet ist, den erreichten Zählerstand an den ersten Ausgang (315) weiterzuleiten. Speicherbaustein nach Anspruch 8 oder 9, wobei der Zeitnehmer (409) gestaltet ist, den erreichten Zählerstand an einen weiteren Ausgang (416) weiterzuleiten. Speicherbaustein (710, 720) nach einem der Ansprüche 1 bis 11, wobei die Eingangsschaltung (711, 721) und der Zeitgeber (712, 722) in einer gemeinsamen Taktdomäne (714, 725) angeordnet sind, sodass die Eingangsschaltung (711, 721) und der Zeitgeber (712, 722) das Taktsignal frequenz- und phasensynchron empfangen. Speicherbaustein nach einem der Ansprüche 1 bis 12, wobei der Speicherbaustein einen ersten Eingang (101) zum Empfang von Kommandodaten und einen ersten Ausgang (108) zur Ausgabe der ausgelesenen Daten aufweist. Speicherbaustein nach Anspruch 13, wobei der Speicherbaustein eine erste Durchleitungseinheit (203) zum Weiterleiten der Kommandodaten von dem ersten Eingang (201) an einen zweiten Ausgang (202) und an die Eingangsschaltung (204) und eine zweite Durchleitungseinheit (210) zum Weiterleiten von Daten von dem Ausgangspuffer (209) und von einem zweiten Eingang (211) an den ersten Ausgang (212) aufweist. Speicherbaustein nach einem der Ansprüche 5, 6, 10 oder 11, wobei der Speicherbaustein einen ersten Eingang (101) zum Empfang von Kommandodaten, einen ersten Ausgang (108) zur Ausgabe der ausgelesenen Daten, eine erste Durchleitungseinheit (203) zum Weiterleiten der Kommandodaten von dem ersten Eingang (201) an einen zweiten Ausgang (202) und an die Eingangsschaltung (204) und eine zweite Durchleitungseinheit (210) zum Weiterleiten von Daten von dem Ausgangspuffer (209) und von einem zweiten Eingang (211) an den ersten Ausgang (212) aufweist. Speicherbaustein nach einem der Ansprüche 1 bis 15, wobei die Eingangsschaltung (102) den Maximalwert in dem Register (105) in Abhängigkeit von Kommandodaten setzt. Speichermodul (1) umfassend:

– wenigstens zwei integrierte Speicherbausteine (100) gemäß Anspruch 13;

– einen Kommandodateneingang (10) zum Empfangen der Kommandodaten;

– eine erste Signalleitung (12) zum Leiten der Kommandodaten an den ersten Eingang (101) der Speicherbausteine (100),

– einen Datenausgang (11); und

– eine zweite Signalleitung (13) zum Leiten der aus den Speicherbausteinen (100) ausgelesenen Daten an den Datenausgang (11).
Speichermodul (2) umfassend:

– wenigstens zwei integrierte Speicherbausteine (200) gemäß Anspruch 14 oder 15;

– einen Kommandodateneingang (20) zum Empfangen der Kommandodaten;

– eine erste Signalleitung (22) zum Leiten der Kommandodaten an den ersten Eingang (201) eines ersten Speicherbausteins (200);

– einen Datenausgang (21);

– eine zweite Signalleitung (23) zum Leiten der ausgelesenen Daten von dem ersten Ausgang (212) eines letzten Speicherbausteins (200) an den Datenausgang (21); und

– ein Modulleitungssystem (24) zum Weiterleiten der Kommandodaten von dem zweiten Ausgang (202) eines Speicherbausteins (200) an den ersten Eingang (201) eines nächsten Speicherbausteins (200) und zum Weiterleiten der ausgelesenen Daten von dem ersten Ausgang (212) eines Speicherbausteins (200) an den zweiten Eingang (211) eines nächsten Speicherbausteins (200).
Speichercontroller (910) zum Betrieb eines integrierten Speicherbausteins (925) gemäß einem der Ansprüche 1 bis 16, wobei der Speichercontroller (910) eine Kommandoeinheit (911) zur Generierung von Kommandodaten für das Speicherzellenfeld und zur Generierung von Kommandodaten zum Setzen der einstellbaren Zeitspanne des Zeitgebers der integrierten Speicherbausteine (925) aufweist. Speichercontroller (910) zum Betrieb wenigstens zweier integrierter Speicherbausteine (925) gemäß Anspruch 4 oder 8, wobei der Speichercontroller umfasst:

– Eine Kommandoeinheit (911) zur Generierung von Kommandodaten zum Setzen der einstellbaren Zeitspanne in Abhängigkeit eines maximalen Zählerstandes;

– eine Empfangseinheit (916) zum Empfang der von den integrierten Speicherbausteinen (925) weitergeleiteten Zählerstände;

– eine Speichereinheit (914) zum Puffern der Zählerstände; und

– eine Vergleichseinheit (913) zur Ermittlung des maximalen Zählerstandes in Abhängigkeit der in der Speichereinheit (914) gepufferten Zählerstände.
Speichercontroller (910) gemäß Anspruch 20, ferner umfassend eine Anpassungseinheit (912) zur Anpassung des maximalen Zählerstandes um eine Sicherheitsmarge und zur Ermittlung der einstellbaren Zeitspanne. Speichercontroller (910) nach Anspruch 21, wobei die Anpassungseinheit (912) einen Addierer zum Addieren einer Sicherheitsmarge umfasst. Speichercontroller (910) nach einem Anspruch 21, wobei die Anpassungseinheit (912) einen Multiplizierer zum Multiplizieren zur Erhöhung des maximalen Zählerstandes um die Sicherheitsmarge umfasst. Speichercontroller (910) zum Betrieb wenigstens zweier integrierter Speicherbausteine (925) gemäß Anspruch 15, wobei der Speichercontroller umfasst:

– Eine Kommandoeinheit (911) zur Generierung von Kommandodaten zum Setzen der einstellbaren Zeitspanne in Abhängigkeit eines maximalen Zählerstandes;

– eine Empfangseinheit (916) zum Empfang der von den integrierten Speicherbausteinen (925) weitergeleiteten Zählerstände;

– eine Speichereinheit (914) zum Puffern der Zählerstände; und

– eine Vergleichseinheit (913) zur Ermittlung des maximalen Zählerstandes in Abhängigkeit der in der Speichereinheit (914) gepufferten Zählerstände.
Speichercontroller (910) gemäß Anspruch 24, ferner umfassend eine Anpassungseinheit (912) zur Anpassung des maximalen Zählerstandes um eine Sicherheitsmarge und zur Ermittlung der einstellbaren Zeitspanne. Speichercontroller (910) nach Anspruch 25, wobei die Anpassungseinheit (912) einen Addierer zum Addieren einer Sicherheitsmarge umfasst. Speichercontroller (910) nach einem Anspruch 25, wobei die Anpassungseinheit (912) einen Multiplizierer zum Multiplizieren zur Erhöhung des maximalen Zählerstandes um die Sicherheitsmarge umfasst. Speichersystem (9) umfassend:

– wenigstens zwei integrierte Speicherbausteine (925) gemäß Anspruch 4 oder 8;

– einen Speichercontroller (910) gemäß einem der Ansprüche 20 bis 23;

– einen ersten Signalleitungsbaum (930, 923) zur Leitung von Kommandodaten von dem Speichercontroller (910) an jeden integrierten Speicherbaustein (925); und

– einen zweiten Signalleitungsbaum (924, 940) zur Leitung von ausgelesenen Daten von jedem integrierten Speicherbaustein (925) an den Speichercontroller (910).
Speichersystem (8) umfassend:

– wenigstens zwei integrierte Speicherbausteine (826) gemäß Anspruch 15;

– einen Speichercontroller (810) gemäß einem der Ansprüche 24 bis 27;

– ein erstes Signalleitungssystem (830, 823, 825) zur Leitung von Kommandodaten von dem Speichercontroller (810) an den ersten Eingang eines ersten integrierten Speicherbausteins (826) und zur Weiterleitung der Kommandodaten von dem zweiten Ausgang eines integrierten Speicherbausteins (826) an den ersten Eingang eines nächsten Speicherbausteins (826); und

– ein zweites Signalleitungssystem (825, 824, 840) zur Weiterleitung von ausgelesenen Daten von dem ersten Ausgang eines integrierten Speicherbausteins (826) and den zweiten Eingang eines nächsten Speicherbausteins (826) und zur Leitung der ausgelesenen Daten von dem ersten Ausgang eines letzten integrierten Speicherbausteins (826) an den Speichercontroller (810).
Verfahren zum Betrieb wenigstens zweier integrierter Speicherbausteine gemäß einem der Ansprüche 1 bis 16, umfassend die Schritte:

– Ermitteln einer Latenzzeit des Speicherzellenfeldes eines jeden integrierten Speicherbausteins;

– Ermitteln einer maximalen Latenzzeit; und

– Setzen der einstellbaren Zeitspanne in Abhängigkeit der maximalen Latenzzeit.
Verfahren nach Anspruch 30, ferner umfassend ein Erhöhen der maximalen Latenzzeit um eine Sicherheitsmarge. Verfahren zum Betrieb eines Speichercontrollers gemäß einem der Ansprüche 20 bis 27, umfassend die Schritte:

– Empfangen wenigstens zweier weitergeleiteter Zählerstände;

– Puffern der Zählerstände;

– Ermitteln eines maximalen Zählerstandes in Abhängigkeit der gepufferten Zählerstände; und

– Generieren von Kommandodaten zum Setzen der einstellbaren Zeitspanne in Abhängigkeit des maximalen Zählerstandes.
Verfahren nach Anspruch 32, ferner umfassend ein Erhöhen des maximalen Zählerstandes um eine Sicherheitsmarge. Verfahren zum Betrieb eines integrierten Speicherbausteins, eines Speichersystems, eines Speichermoduls, oder eines Speichercontrollers, insbesondere gemäß einem der Ansprüche 1 bis 29, umfassend die Schritte:

– Ermitteln einer Latenzzeit eines jeden integrierten Speicherbausteins,

– Ermitteln einer Wartezeit aus den ermittelten Latenzzeiten,

– Mitteilen der Wartezeit an jeden integrierten Speicherbaustein, und

– Ausgeben von aus einem Speicherzellenfeld eines jeden integrierten Speicherbausteins ausgelesenen Daten nach dem Ablauf der Wartezeit nach einem Bereitstellen von Ansteuersignalen an das Speicherzellenfeld zum Auslesen der Daten.
Verfahren nach Anspruch 34, wobei die Wartezeit der längsten Latenzzeit entspricht. Verfahren nach Anspruch 34 oder 35, wobei das Ermitteln der Latenzzeit durch ein Messen der Zeit zwischen dem Bereitstellen der Ansteuersignale an das Speicherzellenfeld und einem Bereitstehen der ausgelesenen Daten an dem Speicherzellenfeld erfolgt. Verfahren nach einem der Ansprüche 34 bis 36, ferner umfassend ein Addieren einer Sicherheitsmarge. Verfahren nach einem der Ansprüche 34 bis 36, ferner umfassend ein Multiplizieren mit einem Sicherheitsfaktor zur Erhöhung um eine Sicherheitsmarge. Verfahren nach Anspruch 37 oder 38, wobei die Sicherheitsmarge 5% bis 15% der Latenzzeit beträgt. Verfahren nach einem der Ansprüche 34 bis 39, ferner umfassend das Umwandeln der Latenzzeit in einen Satz von Daten. Verfahren nach einem der Ansprüche 34 bis 40, ferner umfassend das Umwandeln der Latenzzeit in einen Satz von seriellen binären Daten. Verfahren nach einem der Ansprüche 34 bis 41, ferner umfassend ein Einfügen der aus den wenigstens zwei integrierten Speicherbausteinen ausgelesenen Daten in einen gemeinsamen Datenstrom. Verfahren nach Anspruch 42, wobei das Einfügen bitgenau erfolgt.






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