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Dokumentenidentifikation DE102006023998A1 06.12.2007
Titel Elektronische Schaltungsanordnung und Verfahren zur Herstellung einer solchen
Anmelder Infineon Technologies AG, 81669 München, DE
Erfinder Hosseini, Khalil, Dr. rer. nat., 84107 Weihmichl, DE;
Mahler, Joachim, Dipl.-Chem. Dr., 93051 Regensburg, DE
Vertreter Meissner, Bolte & Partner GbR, 80538 München
DE-Anmeldedatum 22.05.2006
DE-Aktenzeichen 102006023998
Offenlegungstag 06.12.2007
Veröffentlichungstag im Patentblatt 06.12.2007
IPC-Hauptklasse H01L 23/488(2006.01)A, F, I, 20060522, B, H, DE
IPC-Nebenklasse H01L 21/60(2006.01)A, L, I, 20060522, B, H, DE   
Zusammenfassung Elektronische Schaltungsanordnung, umfassend einen Chipträger (30) mit einem Substrat (32) und einer Chipkontaktstelle (70) sowie einen Chip (10), wobei zumindest die Chipkontaktstelle (70) mit einer Lötschicht versehen ist, wobei der Chip (10) eine Bondschicht umfasst und auf der Lötschicht im Bereich der Chipkontaktstelle (70) eine Silberschicht (50) zur eutektischen Verbindung mit der Bondschicht (12) vorgesehen ist.

Beschreibung[de]

Die Erfindung betrifft eine elektronische Schaltungsanordnung sowie ein Verfahren zu deren Herstellung.

Eine elektronische Schaltungsanordnung dieser Art setzt sich aus einem Halbleiterchip und einem Chipträger zusammen, die zumindest teilweise in Gehäuse verpackt werden (sog. Packaging). Der Chipträger für den mindestens einen Halbleiterchip hat in einem fertigen Package mehrere Funktionen. Er dient als stabile Auflag- und Haltefläche, mit der der Halbleiterchip fest verbunden ist, leitet entstandene Wärme ab und stellt die elektrischen Anschlüsse für den Halbleiterchip bereit. Das heißt, er bildet die Kontaktelemente für die elektronische Schaltungsanordnung aus, die in einem Weiterverarbeitungsschritt beispielsweise mit Leiterplatinen verbunden werden.

Üblicherweise wird der Halbleiterchip mit einer Chipkontaktstelle des Chipträgers (sog. die pad) verbunden. Es gibt verschiedene Verfahren, wie zwischen dem Chipträger und dem Halbleiterchip die nötigen elektrischen Kontakte hergestellt werden. Beim Drahtbonding wird der Halbleitchip auf der Chipkontaktstelle befestigt und über feine Drähte mit den Kontaktelementen des Chipträgers verbunden. Die Chipkontaktstelle bildet dann häufig lediglich eine elektrische Leitung für den Halbleiterchip. Ein derartiges Drahtbonding mit einem Chipträger ist beispielsweise aus der DE 100 31 204 bekannt.

Beim Flipchip-Verfahren wird der ungehäuste Halbleiterchip ohne weitere Verdrahtung direkt auf die Kontaktelemente des Chipträgers aufgebracht. Die Chipkontaktstelle stellt eine Vielzahl von Kontaktelementen bereit, mit denen der Chip beim Aufbringen auf den Chipträger in elektrischen Kontakt tritt. Das Verfahren ist effizienter, da alle Verbindungen in einem Verfahrensschritt hergestellt werden. Bei sehr komplexen Schaltungen bietet diese Technologie oft die einzig sinnvolle Verbindungsmöglichkeit, weil dort mehrere hundert Kontakte realisiert werden müssen. Hier kann man mit dem Flipchip-Verfahren die gesamte Fläche der Chipkontaktstelle für die Verbindungen nutzen. Beim Drahtbonden geht dies nicht oder nur sehr begrenzt, weil sich dann Drähte kreuzen und sehr wahrscheinlich miteinander in Berührung kommen würden.

In beiden Fall ist es wichtig, eine stabile, elektrisch und thermisch hochleitfähige Verbindung zwischen dem Chipträger, speziell zwischen der Chipkontaktstelle, und dem Halbleiterchip herzustellen.

Der Chipträger hat ein Substrat, das dessen Grundgerüst bildet und aus Metall, insbesondere Kupfer, Kupferlegierungen, Eisen-Nickel-Legierungen und anderen Invar-Legierungen, gefertigt ist.

Zur besseren Weiterverarbeitung der elektronischen Schaltungsanordnung wird das Substrat bevorzugt mit mindestens einer Lötschicht versehen. Üblich waren hierfür Zinn- oder SnPb-Legierungen. Beide Varianten weisen jedoch Nachteile auf. So werden bekanntlich bleihaltige Legierungen aufgrund der hohen Toxizität vermieden. Verzinnte Chipträger tendieren zu der Ausbildung von so genannten Whiskern, nadelförmigen länglichen Kristallen, die bei der Montage der Schaltungsanordnung auf Leiterplatten zu Kurzschlüssen führen können. Um diese Probleme zu umgehen, ist es beispielsweise aus der KR 2002 094965 bekannt, palladiumhaltige Lötschichten aus NiPd- oder NiPdAu-Legierungen zu verwenden.

Diese Lötschichten haben jedoch den Nachteil, dass eine eutektische Verbindung mit metallisierten Chips, beispielsweise durch eine AuSn- oder AuAs-Legierung, nicht möglich ist. Dies ist besonderst problematisch, da an die Verbindung des Chips mit dem Chipträger hohe Anforderungen hinsichtlich der Zuverlässigkeit, Stabilität sowie der thermischen und elektrischen Leitfähigkeit gestellt werden.

Aus der US 6,376,901 B1 ist ein Chipträger (ein sogenanntes Leadframe) für integrierte Halbleiterschaltungen bekannt, bei dem auf den metallischen Träger vollflächig eine Nickelschicht und hierauf eine Palladiumschicht plattiert ist, welche selektiv Bondstellen des Leadframe bedeckt. Lötmittel ist auf die Nickelschicht dort aufgebracht, wo Teile der Schaltungsanordnung auf den Träger aufgebracht werden sollen.

Ausgehend von diesem Stand der Technik ist es Aufgabe der vorliegenden Erfindung, eine elektronische Schaltungsanordnung sowie ein Verfahren zu deren Herstellung bereitzustellen, bei der eine einfache, stabile, thermisch und elektrisch hoch leitfähige Verbindung zwischen Chip und Chipträger hergestellt wird und die sich einfach und funktional fertigen sowie weiterverarbeiten lässt.

Diese Aufgabe wird durch eine elektrische Schaltungsanordnung gemäß dem Anspruch 1 sowie durch ein Verfahren zur Herstellung gemäß Anspruch 11 gelöst.

Insbesondere wird die Aufgabe vorrichtungstechnisch durch eine elektronische Schaltungsanordnung, umfassend einen Chipträger mit einem Substrat und einer Chipkontaktstelle sowie einen Chip, wobei zumindest die Chipkontaktstelle mit einer Lötschicht versehen ist, dadurch gelöst, dass der Chip eine Bondschicht umfasst und auf der Lötschicht im Bereich der Chipkontaktstelle eine Silberschicht zur eutektischen Verbindung mit der Bondschicht vorgesehen ist.

Ein wesentlicher Gedanke der Erfindung besteht also darin, eine Silberschicht als Adapterschicht zwischen der Lötschicht und der Bondschicht bereitzustellen, die eine eutektische Verbindung zwischen Chip und Chipträger bildet. Der Chipträger kann zur Weiterverarbeitung, z.B. zum Anlöten an eine Leiterplatine, nach wie vor eine Lötschicht aufweisen. Die eutektische Bindung stellt einen elektrisch sowie thermisch hoch leitfähigen Kontakt zwischen dem Chipträger und dem Chip her, der diese stabil aneinander bindet. Die Silberschicht kann auch eine Silberlegierung sein, die einen hohen Silbergehalt aufweist.

Vorzugsweise ist die Lötschicht bleifrei. Die Lötschicht ist also ungiftig und umweltunbedenklich und kann ohne besondere Schutz-Vorkehrungen verarbeitet werden.

Vorzugsweise umfasst die Lötschicht eine überwiegend palladiumhaltige Schicht. Legierungen mit einem hohen Palladiumanteil haben sich als guter Bleiersatz etabliert. Die so gefertigte Anordnung ist umweltverträglich.

Vorzugsweise hat die Silberschicht eine Schichtdicke zwischen ca. 0,5 bis 20 Mikrometern, insbesondere von ca. 10 Mikrometern. Die eutektische Verbindung gelingt so besonders gut.

Vorzugsweise umfasst die Lötschicht drei Schichten, eine innere dem Substrat benachbarte Schicht aus Nickel oder einer Nickellegierung mit einer ersten Dicke, eine mittlere Schicht aus Palladium oder einer Palladiumlegierung mit einer zweiten Dicke und eine äußere Schicht aus Gold oder einer Goldlegierung mit einer dritten Dicke. Eine Lötschicht aus einer NiPdAu-Zusammensetzung wird bevorzugt, da sie bei der Weiterverarbeitung des Halbleiterelements vorteilhaft verlötet werden kann, bleifrei ist und keine Whisker entstehen lässt. Bevorzugt umfasst der Chipträger also eine untere Substratschicht aus Kupfer gefolgt von einer Nickelschicht, einer Palladiumschicht und einer Goldschicht.

Vorzugsweise liegt die erste Dicke im Bereich zwischen ca. 1 bis 5 Mikrometern, insbesondere bei 2 Mikrometern, und/oder die zweite Dicke im Bereich zwischen 10 bis 200 Nanometern, insbesondere bei 100 Nanometern, und/oder die dritte Dicke im Bereich zwischen ca. 5 bis 100 Nanometern, insbesondere bei 60 Nanometern. Derartige Abmessungen sind für die Fertigung sowie für die Weiterverarbeitung der Schaltungsanordnung, umfassend den Chipträger und den Chip, besonders vorteilhaft.

Vorzugsweise umfasst die Bondschicht eine AuSn- oder AuAs-Legierung. Der Chip ist also durch diese Legierungen metallisiert.

Vorzugsweise ist eine Oberfläche des Chipträgers im Wesentlichen vollflächig mit der Lötschicht versehen. Das heißt zumindest eine Seite des Substrats ist gleichmäßig und vollflächig mit der Lötschicht überzogen. Somit kann der Chipträger einheitlich gefertigt werden. Eine aufwendige Verfahrensweise zur unterschiedlichen Beschichtung des Chipträgers entfällt. Die Fertigung des Chipträgers kann kostengünstig und effizient gestaltet werden.

Vorzugsweise umfasst die eutektische Verbindung eine AgAuSnPd-Phase, die sich aus der zunächst entstandenen AgAuSn-Schicht gebildet hat.

Verfahrenstechnisch wird die Aufgabe durch ein Verfahren zur Herstellung einer elektronischen Schaltungsanordnung gelöst, die einen Chipträger mit einer Chipkontaktstelle sowie einen Chip mit einer Bondschicht umfasst, wobei der Chipträger mindestens im Bereich der Chipkontaktstelle mit einer Lötschicht versehen ist und das Verfahren zur Herstellung die folgenden Schritte umfasst:

  • – Aufbringen einer Silberschicht auf die Chipkontaktstelle und
  • – Eutektisches Aufschmelzen der Bondschicht auf die Silberschicht.

Der Chip mit einer Bondschicht sowie der Chipträger kann also standardisiert gefertigt werden. Zur Verbindung wird die Silberschicht auf der Chipkontaktstelle aufgebracht und danach mit der Bondschicht des Chips verschmolzen.

Vorzugsweise wird die Silberschicht galvanisch und/oder chemisch aufgebracht, wobei die Dicke der aufgebrachten Silberschickt im Bereich zwischen ca. 0,5 bis 10 Mikrometern, insbesondere bei ca. 5 Mikrometern, ist.

Vorzugsweise erfolgt das Aufschmelzen, also das Verbinden des Chips mit dem Chipträger, bei einer Temperatur von mehr als 300°C, insbesondere bei ca. 380°C. Eine optimale eutektische Verbindung kann bei den gewählten Legierungen so erzielt werden. Die thermische sowie elektrische Leitfähigkeit der entstehenden Verbindung zwischen Chip und Chipträger ist bei einer derartigen Temperaturwahl am besten. Die Schmelztemperatur des Eutektikums ist so niedrig, dass sie für die restlichen Bauelemente der elektronischen Schaltungsanordnung, insbesondere für den Chip, unschädlich ist. Andererseits ist die Schmelztemperatur deutlich höher als die Maximaltemperaturen, die üblicherweise beim Auflöten der Schaltungsanordnung auf Leiterplatten auftritt. Somit wird beim Auflöten die eutektische Verbindung nicht verändert oder gar abgelöst.

Vorzugsweise erfolgt das Aufschmelzen bei einem Anpressdruck im Bereich von 5 bis 40 Megapascal (MPa), insbesondere bei 30 Megapascal. Auch durch eine optimale Wahl des Anpressdrucks des Chipträgers an den Chip kann die Verbindungsqualität gesteigert werden. Sehr gute Ergebnisse lassen sich in den genannten Bereichen erzielen.

Vorzugsweise umfasst die Bondschicht eine AuSn-Schicht und bildet beim Aufschmelzen eine AgAuSn-Phase, aus der sich dann eine AgAuSnPd bildet, zwischen Chipträger und Chip, insbesondere zwischen der Bondschicht und der Verbindungsschicht.

Weitere vorteilhafte Ausführungsformen ergeben sich aus den Unteransprüchen.

Nachfolgend wird die Erfindung anhand eines Ausführungsbeispiels beschrieben, das mittels Abbildungen näher erläutert wird. Hierbei zeigen:

1 einen Chipträger;

2 einen Teilquerschnitt durch einen ersten Abschnitt des Chipträgers aus 1;

3 einen Teilquerschnitt durch einen zweiten Abschnitt des Chipträgers aus 1 sowie durch einen Chip; und

4 einen Teilquerschnitt durch einen eutektisch mit dem Chipträger verbundenen Chip.

In der nachfolgenden Beschreibung werden für gleiche und gleichwirkende Teile dieselben Bezugsziffern verwendet.

1 zeigt eine schematische Draufsicht auf einen Chipträger 30. Dieser ist im Wesentlichen rechteckig ausgebildet und hat an dessen Rändern mehrere Kontaktbereiche 31, die für einen später auf der Trägerschicht 30 aufgebrachten Siliziumchip 10 (vgl. 3) als Anschlussstücke für die Weiterverarbeitung dienen. Hierfür wird der Siliziumchip 10, beispielsweise durch eine feine Verdrahtung, mit den Kontaktbereichen 31 des Chipträgers 30 verbunden. Mittig entlang der Längsrichtung des Chipträgers 30 erstreckt sich ein Steg mit einer rechteckigen Verbreiterung, die so genannte Chipkontaktstelle 70, auf der der Chip 10 in einem weiteren Verarbeitungsschritt befestigt wird.

Die seitlichen Kontaktbereiche 31 sowie die Chipkontaktstelle 30 sind voneinander durch einen Zwischenbereich 60 getrennt. In einem späteren Verfahrensschritt kann dieser Zwischenbereich 60 zumindest teilweise aus dem Chipträger 30 ausgelöst werden. Die seitlichen Kontaktbereiche 31 verbleiben frei beweglich und lassen sich, beispielsweise mit einer Leiterplatine, verlöten.

Im Querschnitt weisen die seitlichen Kontaktbereiche 31 sowie die Chipkontaktstelle 70 einen ähnlichen Aufbau auf. Wie aus 2 ersichtlich, unterteilt sich der Chipträger 30 im Querschnitt im Wesentlichen in zwei funktionale Abschnitte, das Substrat und die Lötschicht. Das unten sitzende Substrat ist im vorliegenden Ausführungsbeispiel eine Kupferschicht 32. Die Lötschicht umfasst drei Schichten, oberhalb der Kupferschicht 32 eine Nickelschicht 34, dann eine Palladiumschicht 36 und abschließend eine Goldschicht 38.

Diese Goldschicht 38 ist in der Draufsicht auf den Chipträger 30 aus 1 sowohl in den Bereichen der seitlichen Kontaktbereiche 31 sowie in den Randbereichen der Chipkontaktstelle 70 sichtbar.

Der Hauptteil der Chipkontaktstelle 70 ist jedoch mit einer Verbindungsschicht, nämlich einer Silberschicht 50, beschichtet. Der Aufbau des Chipträgers 30 im Querschnitt an dieser Stelle geht aus 3 schematisch hervor. Im unteren Bereich gleicht der Aufbau dem aus 2. Die Kupferschicht 32 wird gefolgt von der Nickelschicht 34, der Palladiumschicht 36 und der Goldschicht 38. Auf diese wurde selektiv galvanisch oder chemisch eine Silberschicht 50 zur späteren Verbindung mit dem Chip 10, genauer gesagt mit dessen Bondschicht, nämlich einer AuSn-Schicht 12, aufgebracht. In dem in 3 dargestellten Querschnitt hat die AuSn-Schicht 12 eine AuSn-Schichtdicke d12 von ca. 0,5 bis 2 Mikrometern, die Silberschicht 50 eine Silberschichtdicke d50 von ca. 0,5 bis 10 Mikrometern, die Goldschicht 38 eine Goldschichtdicke d38 von ca. 5 bis 100 Nanometern, die Palladiumschicht 36 eine Palladiumschichtdicke d36 von ca. 10 bis 200 Nanometern und die Nickelschicht 34 eine Nickelschichtdicke d34 von ca. 1 bis 5 Mikrometern.

Die so aufgebaute Chipkontaktstelle 70 lässt sich bei einer Temperatur von mehr als 300°C und einem Anpressdruck zwischen 5 und 40 Megapascal mit dem Chip 10 eutektisch verbinden bzw. bonden. Hierbei bildet sich eine feste, thermisch und elektrisch leitfähige Verbindung zwischen der AuSn-Schicht 12 und der Silberschicht 50 aus. Es entsteht eine AgAuSnPd-Phase 14 (aus einer zunächst gebildeten AgAuSn-Phase) (vergleiche 4).

10
Siliziumchip
12
AuSn-Schicht
14
AgAuSn-Phase
30
Chipträger
31
Kontaktbereiche
32
Kupferschicht
34
Nickelschicht
36
Palladiumschicht
38
Goldschicht
50
Silberschicht
60
Zwischenbereich
70
Chipkontaktstelle
d12
AuSn-Schichtdicke
d34
Nickelschichtdicke
d36
Palladiumschichtdicke
d38
Goldschichtdicke
d50
Silberschichtdicke


Anspruch[de]
Elektronische Schaltungsanordnung, umfassend

einen Chipträger (30) mit einem Substrat (32) und einer Chipkontaktstelle (70) sowie einen Chip (10),

wobei zumindest die Chipkontaktstelle (70) mit einer Lötschicht versehen ist,

dadurch gekennzeichnet, dass

der Chip (10) eine Bondschicht umfass und auf der Lötschicht im Bereich der Chipkontaktstelle (70) eine Silberschicht (50) zur eutektischen Verbindung mit der Bondschicht (12) vorgesehen ist.
Elektronische Schaltungsanordnung nach Anspruch 1, dadurch gekennzeichnet, dass die Lötschicht bleifrei ist. Elektronische Schaltungsanordnung nach Anspruch 1 oder 2, dadurch gekennzeichnet, dass die Lötschicht eine überwiegend palladiumhaltige Schicht umfasst. Elektronische Schaltungsanordnung nach einem der vorhergehenden Ansprüche, dadurch gekennzeichnet, dass die Silberschicht (50) eine Schichtdicke (d50) zwischen ca. 0,5 bis 10 Mikrometer, insbesondere von ca. 5 Mikrometern, hat. Elektronische Schaltungsanordnung nach einem der vorhergehenden Ansprüche,

dadurch gekennzeichnet, dass

die Lötschicht drei Schichten umfasst,

eine innere dem Substrat (32) benachbarte Schicht (34) aus Nickel oder einer Nickellegierung mit einer ersten Dicke (d34), eine mittlere Schicht (36) aus Palladium oder einer Palladiumlegierung mit einer zweiten Dicke (d36) und

eine äußere Schicht (38) aus Gold oder einer Goldlegierung mit einer dritten Dicke (d38).
Elektronische Schaltungsanordnung nach einem der vorhergehenden Ansprüche, insbesondere nach Anspruch 5,

dadurch gekennzeichnet, dass

die erste Dicke (d34) im Bereich zwischen ca. 1 bis 5 Mikrometern, insbesondere bei 2 Mikrometern, und/oder

die zweite Dicke (d36) im Bereich zwischen ca. 10 bis 200 Nanometern, insbesondere bei 100 Nanometern, und/oder

die dritte Dicke im Bereich zwischen ca. 5 bis 100 Nanometern, insbesondere bei 60 Nanometern, liegt.
Elektronische Schaltungsanordnung nach einem der vorhergehenden Ansprüche, dadurch gekennzeichnet, dass die Bondschicht (12) des Chips (10) eine Schichtdicke (d12) zwischen 0,5 bis 2 Mikrometern hat. Elektronische Schaltungsanordnung nach einem der vorhergehenden Ansprüche, dadurch gekennzeichnet, dass die Bondschicht (12) eine AuSn- oder AuAs-Legierung umfasst. Elektronische Schaltungsanordnung nach einem der vorhergehenden Ansprüche, dadurch gekennzeichnet, dass die Chipkontaktstelle (70) eine im Wesentlichen vollflächig mit der Lötschicht beschichteten Oberfläche umfasst. Elektronischer Schaltungsanordnung nach einem der vorhergehenden Ansprüche, dadurch gekennzeichnet, dass die eutektische Verbindung eine AgAuSnPd-Phase umfasst, die sich aus einer AgAuSn-Phase bildet. Verfahren zur Herstellung einer elektronischen Schaltungsanordnung, die einen Chipträger (30) mit einer Chipkontaktstelle (70) sowie einen Chip (10) mit einer Bondschicht (12) umfasst, wobei der Chipträger (30) mindestens im Bereich der Chipkontaktstelle (70) mit einer Lötschicht versehen ist, umfassend die Schritte:

– Aufbringen einer Silberschicht (50) auf die Chipkontaktstelle (70) und

– eutektisches Aufschmelzen der Bondschicht (12) auf die Silberschicht (50).
Verfahren nach Anspruch 11, dadurch gekennzeichnet, dass das Aufbringen ein galvanisches und/oder chemisches Aufbringen der Silberschicht (50), insbesondere mit einer Schichtdicke (d38) von ca. 0,5 bis 10 Mikrometern, umfasst. Verfahren nach Anspruch 11 oder 12, dadurch gekennzeichnet, dass das eutektische Aufschmelzen bei einer Temperatur von mehr als 300°C, insbesondere bei ca. 380°C, erfolgt. Verfahren nach einem der Ansprüche 11 bis 13, dadurch gekennzeichnet, dass das eutektische Aufschmelzen bei einem Anpressdruck im Bereich zwischen 5 bis 40 MPa, insbesondere 30 MPa, erfolgt. Verfahren nach einem der Ansprüche 11 bis 14, dadurch gekennzeichnet, dass die Bondschicht (12) eine AuSn-Schicht umfasst und das eutektischen Aufschmelzen so erfolgt, dass sich eine AgAuSnPd-Phase, die sich aus einer AgAuSn-Phase bildet, zwischen Chip (10) und Chipträger (30) ausbildet.






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