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Dokumentenidentifikation DE102006025671A1 13.12.2007
Titel Verfahren zur Herstellung von dünnen integrierten Halbleitereinrichtungen
Anmelder Infineon Technologies AG, 81669 München, DE
Erfinder Kröninger, Werner, Dipl.-Phys., 93049 Regensburg, DE;
Brunnbauer, Markus, Dr. rer. nat., 93138 Lappersdorf, DE;
Fürgut, Edward, Dipl.-Ing., 86453 Dasing, DE
Vertreter Meissner, Bolte & Partner GbR, 80538 München
DE-Anmeldedatum 01.06.2006
DE-Aktenzeichen 102006025671
Offenlegungstag 13.12.2007
Veröffentlichungstag im Patentblatt 13.12.2007
IPC-Hauptklasse H01L 23/28(2006.01)A, F, I, 20070305, B, H, DE
IPC-Nebenklasse H01L 21/302(2006.01)A, L, I, 20070305, B, H, DE   
Zusammenfassung Verfahren zur Herstellung von dünnen integrierten Halbleitereinrichtungen, insbesondere mit einer Dicke von 100 µm oder weniger, wobei eine Mehrzahl von selbsttragenden Basis-Halbleitereinrichtungen einer Dicke bereitgestellt wird, die deren Handling mit herkömmlichen Mitteln der Halbleitertechnologie ermöglicht, die Mehrzahl von Basis-Halbleitereinrichtungen in eine Vergussmasse-Matrix eingebettet wird, derart, dass ein Handling-fähiger Verbund entsteht, die Mehrzahl von Basis-Halbleitereinrichtungen im eingebetteten Zustand zusammen abgedünnt wird, wodurch die dünnen integrierten Halbleitereinrichtungen erhalten werden, und die dünnen integrierten Halbleitereinrichtungen durch Trennschnitte in die Vergussmasse-Matrix vereinzelt werden.

Beschreibung[de]

Die Erfindung betrifft ein Verfahren zur Herstellung von dünnen integrierten Halbleiterchips nach dem Oberbegriff des Anspruchs 1.

Dünne Halbleiterchips haben in den letzten Jahren eine erhebliche Verbreitung erlangt, etwa in der stark zunehmenden Zahl von Anwendungen von RFID-Tags. Breite Anwendungen haben dünne Halbleiterchips allerdings auch in der Leistungselektronik gefunden. Da diese und vor allem künftige Anwendungen ausgesprochen kostensensitiv sind, besteht erheblicher Bedarf an hochproduktiven und kostengünstigen Herstellungsverfahren.

Nach dem bisherigen Stand werden dünne Halbleiterchips, die bestimmten Prozessschritten zur Rückseiten-Bearbeitung unterzogen werden müssen (etwa solche für Anwendungen im Bereich der Leistungselektronik) auf Wafer-Ebene auf die erforderliche Dicke abgedünnt und danach – ebenfalls auf Wafer-Ebene – die erwähnten Rückseiten-Prozessschritte ausgeführt, die Chips getestet und erst anschließend vereinzelt.

Diese bekannten Verfahren haben sich in bestimmter Hinsicht als nachteilig erwiesen; unter anderem ist die Handhabung sehr dünner Halbleiterwafer mit besonderen Anforderungen an die Handling-Technik verbunden.

Der Erfindung liegt daher die Aufgabe zugrunde, ein verbessertes Verfahren der gattungsgemäßen Art bereitzustellen, welches insbesondere Kosteneinsparungen bei den erzeugten dünnen Halbleiterchips erbringt.

Diese Aufgabe wird durch ein Herstellungsverfahren mit den Merkmalen des Anspruchs 1 gelöst. Zweckmäßige Fortbildungen des Erfindungsgedankens sind Gegenstand der abhängigen Ansprüche.

Die Erfindung schließt den wesentlichen Gedanken der Bereitstellung von dünnen Halbleiterchips ein, die als solche einem Handling unterzogen werden können. Dies wird dadurch erreicht, dass primär einzelne Chips mit einer für ein (vorübergehendes) separates Handling ausreichenden Dicke bereitgestellt, in eine Verbundmatrix eingebettet und dann auf die gewünschte geringe Dicke gebracht werden.

Dieses Verfahren ermöglicht die Ausführung von weiteren Prozessschritten (nach dem Abdünnen) auf der aktiven Seite (z.B. einem Testen) wie auch auf der Rückseite der Chips (wie etwa einer Rückseitenmetallisierung oder -implantation). Da hiermit das Handling sehr dünner Halbleiterwafer als Ganzes vermieden wird, lassen sich auch die dafür erforderlichen besonderen technischen Maßnahmen und die dabei beobachteten Probleme vermeiden.

Das vorgeschlagene Verfahren eignet sich besonders zur Herstellung von dünnen Halbleiteranordnungen bzw. -elementen (hier zusammengefasst bezeichnet als Halbleitereinrichtungen) im Bereich von 100 &mgr;m Dicke der Halbleiter-Komponente oder weniger, insbesondere von um die 50 &mgr;m Dicke. Es ist jedoch auch anwendbar für Halbleitereinrichtungen größerer Dicke, insoweit hierbei seine Vorteile gegenüber einem ein weitgehendes Handling ganzer Scheiben einschließenden Verfahren zum Tragen kommen.

Die Chips befinden sich beim vorgeschlagenen Verfahren in einer Matrix aus Vergussmasse, auch bezeichnet als Mold-Compound, wobei insbesondere das sog. Embedded Die-Wafer-Level-Package gemäß einer früheren Patentanmeldung der Anmelderin eingesetzt wird.

In einer weiteren Ausführungsform des Verfahrens ist vorgesehen, dass die Vergussmasse-Matrix mit der Mehrzahl von eingebetteten dünnen Halbleitereinrichtungen vor dem Schritt des Vereinzelns auf eine Trägerfolie aufgebracht und der Schritt des Vereinzelns derart ausgeführt wird, dass die Integrität der Trägerfolie gewahrt bleibt. Auf der noch zusammenhängenden Trägerfolie werden die vereinzelten Chips für die weitere Verarbeitung, insbesondere ein Die-Bonding, bereitgestellt und können durch geeignete Aufnehmer direkt von dieser Folie entnommen werden.

In einer weiteren bevorzugten Verfahrensführung ist vorgesehen, dass der Schritt des Bereitstellens ein Vereinzeln der Basis-Halbleitereinrichtungen aus einem Wafer mittels bevel-cut zur Erzeugung geneigter Seitenflächen aufweist. Dadurch, dass hierbei die Vergussmasse-Matrix Stege mit geneigten Seitenflächen hat, lassen sich gewisse Vorteile bei späteren Rückseitenprozessen, etwa beim Aufbringen einer Vorbereitungsschicht für eine Rückseitenmetallisierung, erzielen.

Weiter vorteilhaft ist, wenn der Schritt des Bereitstellens der Basis-Halbleitereinrichtungen das Versehen derselben mit einer Vorderseiten-Metallisierung aufweist.

Der Schritt des Abdünnens wird in einer ersten bevorzugten Verfahrensführung als vollflächiges Abschleifen der gesamten Handling-Anordnung, also der Mold-Compound-Matrix zusammen mit den eingebetteten Chips mit der ursprünglichen Dicke, ausgeführt. Hierbei sind die Verfahrensparameter des Schleifprozesses auf die physikalischen Eigenarten des Mold-Compound-Chip-Verbundes anzupassen. Alternativ hierzu ist vorgesehen, dass der Schritt des Abdünnens ein selektives Nass- und/oder Trockenätzen der Rückseiten der Basis-Halbleitereinrichtungen aufweist. Die hier einzusetzenden Ätzprozesse sind als solche und auch in bestimmten Kombinationen miteinander bekannt, sodass sich diesbezüglich eine genauere Beschreibung erübrigt.

Wie bereits oben erwähnt, können die eingebetteten dünnen Halbleitereinrichtung nach dem Schritt des Abdünnens mit einer Rückseitenmetallisierung versehen werden. Hierbei ist in einer ersten Ausgestaltung vorgesehen, dass die Ausbildung der Rückseitenmetallisierung das vollflächige Aufbringen einer Seedschicht, insbesondere durch ein Sputterverfahren, aufweist. Grundsätzlich können aber auch andere Vorbereitungsschritte angewandt werden, und auf diese folgt jeweils bevorzugt eine elektrolose Metall-Abscheidung, etwa einer Ni- oder Au-Schicht.

Speziell kann vor oder nach dem Aufbringen der Seedschicht eine Photolackmaskierung der Vergussmasse-Matrix zur Verhinderung eine Metallabscheidung auf dieser ausgeführt werden, wobei ein hierbei aufgebrachtes Photolackmuster später wieder entfernt wird.

Sofern die Dicke der vorgesehenen Metallschicht bei dem gewählten Prozess der Rückseitenmetallisierung nicht von Anfang an exakt eingestellt wird, schließt sich an die Metallbeschichtung ein Rückdünnen mittels des sog. CMP-Verfahrens an. Dieses ist dem Fachmann bekannt und wird daher nicht weiter beschrieben.

Das abschließende Vereinzeln der fertigen dünnen Halbleitereinrichtungen erfolgt in einer ersten Variante als mechanisches Zerteilen (z.B. Sägen) des Handling-Verbundes, wobei die Verarbeitungsparameter auf die mechanischen Eigenschaften desselben, insbesondere der Mold-Compound-Matrix, abzustimmen sind. Alternativ kann das Vereinzeln als Laserschneiden, ebenfalls mit auf die mechanischen Eigenschaften der Vergussmasse-Matrix abgestimmten Parametern, erfolgen.

Noch vor dem Vereinzeln können die fertigen Halbleitereinrichtungen getestet und/oder kontaktiert werden. Hierdurch lassen sich weitere Handling-Vorteile gegenüber einem Messen und Kontaktieren von bereits vereinzelten dünnen Chips erreichen.

Bevorzugt wird von Anfang an das Einbetten in die Vergussmasse-Matrix derart ausgeführt, dass im Schritt des Vereinzelns funktionsfähig eingehäuste dünne integrierte Halbleitereinrichtungen erhalten werden. Zusätzlich können die vereinzelten dünnen integrierten Halbleitereinrichtungen zusätzlich in ein Gehäuse eingeschlossen werden. Alternativ hierzu ist vorgesehen, dass eine komplette Einhäusung der dünnen Halbleitereinrichtungen erst in einem zusätzlichen Schritt erfolgt, also die erfindungsgemäße Einbettung der ursprünglich bereitgestellten (dicken) Halbleiterchips in Mold-Compound primär zum Zweck der Durchführung des hier beschriebenen Verfahrens dient.

Vorteile und Zweckmäßigkeiten der Erfindung ergeben sich im Übrigen aus der nachfolgenden Beschreibung. Bevorzugte Ausführungsformen und -aspekte anhand der Zeichnungen. Von diesen zeigen:

1A bis 1I in schematischen Ansichten in Art einer Querschnittsdarstellung wesentliche Schritte einer ersten Ausführungsform des erfindungsgemäßen Verfahrens und

2A bis 2I in schematischen Ansichten in Art einer Querschnittsdarstellung wesentliche Schritte einer zweiten Ausführungsform des erfindungsgemäßen Verfahrens.

In 1A ist dargestellt, dass eine Mehrzahl von dicken Halbleiterchips 10 mit einer Vorderseiten-Metallschicht (Metallisierung auf der aktiven Seite) 11 mit vorbestimmten Abständen zueinander in eine Mold-Compound-Matrix 12 eingebettet wird. Hierbei wird eine bekannte Technik zur Herstellung eines sog. Universal Package eingesetzt, die hier keiner weiteren Beschreibung bedürfen. In 1B ist, ausgehend von dem im unteren Teil von 1A bereits dargestellten Handling-Verbund aus den ursprünglichen Halbleiterchips 10 und der Mold-Compound-Matrix 12 gezeigt, dass zunächst von letzterem eine bestimmte Dicke mit einem auf die mechanischen Eigenschaften des Mold-Compound abgestimmten Schleifverfahren abgetragen wird. Es kann hierbei eine dünne Schichtdicke des Mold-Compound 12 über der Rückseite der eingebetteten Halbleiterchips stehen bleiben, wie im unteren Teil der Figur zu sehen.

1C zeigt schematisch die erste Phase eines weiteren Schleifprozesses, dem die Matrix und die eingebetteten Halbleiterchips, also der Kunststoff und das Silizium, mit in geeigneter Weise auf beide Materialien abgestimmten Bearbeitungsparametern unterzogen werden. In 1D ist dann schematisch dargestellt, dass die Rückseite der eingebetteten Halbleitereinrichtungen 10 durch geeignete Ätzschritte (Trockenätzen, Nassätzen, Plasmaätzen, KOH-Behandlung o.ä.) auf ihre Ziel-Dicke abgedünnt und so die dünnen Halbleiterchips 10' gewonnen werden. In den 1C und 1D sind mechanisches Schleifen und chemisches oder physikochemisches Abtragen als aufeinanderfolgende Prozessschritte gezeigt, grundsätzlich sind diese im Rahmen des vorgeschlagenen Verfahrens aber auch alternativ einsetzbar.

Auf der Rückseite der Moldcompound-Matrix 12 mit den eingebetteten dünnen Halbleiterchips 10' ist im Ergebnis eine Seedschicht 13 gebildet. In 1E ist das Aufbringen einer Seedschicht, etwa durch ein Sputterverfahren, auf der Rückseite der dünnen Halbleiterchips 10' sowie der Verbundmatrix 12 gezeigt, und 1F zeigt dann deren Zustand nach einer vollflächigen Rückseiten-Metallisierung des gesamten Handling-Verbundes, etwa durch eine elektrolose Metallabscheidung, also mit einer relativ dicken Rückseiten-Metallschicht 14.

1G symbolisiert, dass durch einen Schritt des Rückdünnens die Metallschicht über den Matrix-Bereichen wieder abgetragen und nur eine Metallschicht 14' auf der Rückseite der dünnen Halbleiterchips 10' verblieben ist.

In 1H ist dargestellt, dass auf die Vorderseite des Verbundes aus Moldcompound-Matrix 12 und dünnen Halbleiterchips 10' eine Trägerfolie 15 aufgebracht ist, und dass durch Trennschnitte 16 in die Moldcompound-Matrix diese in einzelne Gehäuse 12' der dünnen Halbleiterchips 10' vereinzelt ist. Die Trennschnitte 16 werden durch ein mechanisches oder laseroptisches Trennwerkzeug so eingebracht, dass die Integrität der Trägerfolie 15 für ein weiteres Handling erhalten bleibt.

1I schließlich symbolisiert, wie einer der dünnen Halbleiterchips 10' mit dem zugehörigen Gehäuse 12' mit einem geeigneten Aufnehmer 17 von der Trägerfolie 15 abgenommen wird, etwa für ein nachfolgendes Die-Bonding.

Die in 2A bis 2I dargestellte Verfahrensführung stimmt in den meisten wesentlichen Schritten mit derjenigen der ersten Ausführungsform (1A bis 1I) überein, so dass insofern an die erste Ausführungsform angelehnte Bezugsziffern ausgewählt wurden und die Beschreibung der entsprechenden Teile bzw. Schritte hier nicht wiederholt wird.

Eine erste wesentliche Abweichung besteht darin, dass die primär bereitgestellten "dicken" Halbleiterchips 20 hier mit zur Vorder- und Rückseite geneigten Seitenflächen versehen sind, was durch einen sogenannten Bevel-Cut bewerkstelligt wird und eine Erleichterung bei der Rückseitenmetallisierung, speziell bei der Erzeugung einer Seedschicht durch Sputtern (2E) erbringt. Hinzuweisen ist darauf, dass auch bei der zweiten Ausführungsform die Halbleiterchips 20 mit einer Vorderseiten-Metallisierung 21 dargestellt sind, diese aber in beiden Verfahrensführungen optional ist.

Ein weiterer wesentlicher Unterschied besteht darin, dass vor dem Schritt des Aufwachsens einer dicken Metallschicht auf der vorbereitenden Seedschicht (Ziff. 23 in 2E) auf diese eine zur Struktur der Moldcompound-Matrix 22 korrespondierende Fotolackstruktur 28 durch ein übliches Fotolithographieverfahren aufgebracht wird. Diese strukturierte Fotolackschicht 28 verhindert eine Abscheidung von Metall auf der Rückseite der Moldcompound-Matrix 22.

Obgleich in 2G auch hier ein Abdünnen der Rückseitenmetallisierung gezeigt ist, kann bei dieser Verfahrensführung auf diesen Schritt grundsätzlich auch verzichtet werden.

Die Ausführung der Erfindung ist nicht auf die hier dargestellten Beispiele und hervorgehobenen Aspekte beschränkt, sondern ebenso in einer Vielzahl von Abwandlungen möglich, die im Rahmen fachgemäßen Handelns liegen.


Anspruch[de]
Verfahren zur Herstellung von dünnen integrierten Halbleitereinrichtungen, insbesondere mit einer Dicke von 100 &mgr;m oder weniger,

dadurch gekennzeichnet, dass

eine Mehrzahl von selbsttragenden Basis-Halbleitereinrichtungen einer Dicke bereitgestellt wird, die deren Handling mit herkömmlichen Mitteln der Halbleitertechnologie ermöglicht, die Mehrzahl von Basis-Halbleitereinrichtungen in eine Vergussmasse-Matrix eingebetet wird, derart, dass ein handlingfähiger Verbund entsteht,

die Mehrzahl von Basis-Halbleitereinrichtungen im eingebettetem Zustand zusammen abgedünnt wird, wodurch die dünnen integrierten Halbleitereinrichtungen erhalten werden, und die dünnen integrierten Halbleitereinrichtungen durch Trennschnitte in die Vergussmasse-Matrix vereinzelt werden.
Verfahren nach Anspruch 1, dadurch gekennzeichnet, dass die Vergussmasse-Matrix mit der Mehrzahl von eingebetteten dünnen Halbleitereinrichtungen vor dem Schritt des Vereinzelns auf eine Sägefolie aufgebracht und der Schritt des Vereinzelns derart ausgeführt wird, dass die Integrität der Trägerfolie gewahrt bleibt. Verfahren nach Anspruch 1, dadurch gekennzeichnet, dass der Schritt des Bereitstellens ein Vereinzeln der Basis-Halbleitereinrichtungen aus einem Wafer mittels bevel-cut zur Erzeugung geneigter Seitenflächen aufweist. Verfahren nach einem der vorangehenden Ansprüche, dadurch gekennzeichnet, dass der Schritt des Bereitstellens der Basis-Halbleitereinrichtungen das Versehen derselben mit einer Vorderseiten-Metallisierung aufweist. Verfahren nach einem der vorangehenden Ansprüche, dadurch gekennzeichnet, dass der Schritt des Abdünnens ein vollflächiges Schleifen der Vergussmasse-Matrix mit den eingebetteten Basis-Halbleitereinrichtungen aufweist. Verfahren nach einem der Ansprüche 1 bis 4, dadurch gekennzeichnet, dass der Schritt des Abdünnens ein selektives Nass- und/oder Trockenätzen der Rückseiten der Basis-Halbleitereinrichtungen aufweist. Verfahren nach einem der vorangehenden Ansprüche, dadurch gekennzeichnet, dass die eingebetteten dünnen Halbleitereinrichtungen nach dem Schritt des Abdünnens mit einer Rückseitenmetallisierung versehen werden. Verfahren nach Anspruch 7, dadurch gekennzeichnet, dass die Ausbildung der Rückseitenmetallisierung das vollflächige Aufbringen einer Seedschicht, insbesondere durch ein Sputter- oder Vakuumbedampfungsverfahren, aufweist. Verfahren nach Anspruch 8, dadurch gekennzeichnet dass nach Aufbringen der Seedschicht eine elektrolose Metall-Abscheidung, insbesondere einer Ni- oder Au-Schicht, ausgeführt wird. Verfahren nach Anspruch 8 oder 9, dadurch gekennzeichnet, dass vor oder nach dem Aufbringen der Seedschicht eine Photolackmaskierung der Vergussmasse-Matrix zur Verhinderung eine Metallabscheidung auf dieser ausgeführt wird, wobei ein hierbei aufgebrachtes Photolackmuster später wieder entfernt wird. Verfahren nach einem der Ansprüche 7 bis 10, dadurch gekennzeichnet, dass die Rückseitenmetallisierung auf eine vorbestimmte Dicke abgedünnt wird. Verfahren nach einem der vorangehenden Ansprüche, dadurch gekennzeichnet, dass das Vereinzeln ein Sägen mit auf die mechanische Eigenschaften der Vergussmasse-Matrix abgestimmten Bearbeitungsparametern aufweist. Verfahren nach einem der Ansprüche 1 bis 11, dadurch gekennzeichnet, dass das Vereinzeln ein Laserschneiden mit auf die mechanischen Eigenschaften der Vergussmasse-Matrix abgestimmten Bearbeitungsparametern aufweist. Verfahren nach einem der vorangehenden Ansprüche, dadurch gekennzeichnet, dass ein Testen und/oder Kontaktieren der dünnen integrierten Halbleitereinrichtungen im Gehäuse im in die Vergussmasse-Matrix eingebettetem Zustand eingeführt wird. Verfahren nach einem der vorangehenden Ansprüche, dadurch gekennzeichnet, dass das Einbetten in die Vergussmasse-Matrix derart ausgeführt wird, dass im Schritt des Vereinzelns funktionsfähig eingehäuste dünne integrierte Halbleitereinrichtungen erhalten werden. Verfahren nach einem der vorangehenden Ansprüche, dadurch gekennzeichnet, dass die vereinzelten dünnen integrierten Halbleitereinrichtungen zusätzlich in ein Gehäuse eingeschlossen werden.






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