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Dokumentenidentifikation DE102006025959A1 13.12.2007
Titel Leistungshalbleiteranordnung mit gelöteter Clip-Verbindung und Verfahren zur Herstellung einer solchen
Anmelder Infineon Technologies AG, 81669 München, DE
Erfinder Häberlen, Oliver, Dipl-Phys., Dr., Villach, AT
Vertreter Meissner, Bolte & Partner GbR, 80538 München
DE-Anmeldedatum 02.06.2006
DE-Aktenzeichen 102006025959
Offenlegungstag 13.12.2007
Veröffentlichungstag im Patentblatt 13.12.2007
IPC-Hauptklasse H01L 23/482(2006.01)A, F, I, 20060602, B, H, DE
IPC-Nebenklasse H01L 21/60(2006.01)A, L, I, 20060602, B, H, DE   H01L 29/772(2006.01)A, L, I, 20060602, B, H, DE   
Zusammenfassung Leistunghalbleiteranordnung vom FET-Typ, insbesondere dünner Halbleiterchip mit einer Substratdicke von 250 µm oder weniger, mit vorderseitiger gelöteter Clip-Verbindung zum externen Anschluss, bei der eine lötfähige vorderseitige Leistungs-Metallisierungsschicht für den Source-Anschluss und eine Gatefinger-Struktur für den Gate-Anschluss sowie eine strukturierte Passivierungsschicht zur Isolation der Gatefinger von der auf Source-Potential liegenden gelöteten Clip-Verbindung vorgesehen ist, wobei die lötfähige Leistungs-Metallisierungsschicht über der Passivierungsschicht angeordnet ist.

Beschreibung[de]

Die Erfindung betrifft eine Leistungshalbleiteranordnung nach dem Oberbegriff des Anspruchs 1 sowie ein Verfahren zur Herstellung einer solchen.

Im Zuge der Entwicklung der Halbleitertechnologie sind unzählige Anordnungen und Verfahren zur externen Kontaktierung der eigentlichen Halbleiterelemente oder -schaltungen entwickelt worden, darunter die bekannten und in mannigfachen Abwandlungen praktizierten Drahtbond- und Die-Bond-Verfahren.

Speziell auf dem Gebiet der Leistungshalbleiteranordnungen haben in den letzten Jahren zunehmende Leistungsanforderungen zur Etablierung neuer Montagetechniken geführt. Dabei wurde insbesondere das Ziel verfolgt, den Ohmschen Widerstand und die Induktivität der externen Verbindungen zu verringern. Diesem Ziel der Bereitstellung niederohmigerer und niederinduktiverer Chipanbindungen dient die Ersetzung der herkömmlichen Drahtbondverbindungen auf der Chipvorderseite durch gelötete Clip-Verbindungen. Da die herkömmlichen vorderseitigen Metallisierungen auf Al-Basis nicht oder jedenfalls nicht ohne Weiteres lötfähig sind, erfordert diese grundlegende Änderung der Verbindungstechnologie die Ersetzung der herkömmlichen Metallisierung für den Source-Anschluss bzw. Leistungs-Metallisierung durch eine vom Grundaufbau her lötfähige Leistungs-Metallisierung oder die Aufbringung einer lötfähigen Leistungs-Metallisierung auf einer Basismetallisierung des bekannten Al-basierten Typs.

Es ist bekannt, zum Anschluss der Gate-Spannung bei Halbleiteranordnungen – speziell auch Leistungshalbleitern – mit hohen Anforderungen an die Schaltgeschwindigkeit eine Fingerstruktur der Gate-Anschlüsse für ein Transistorzellenfeld vorzusehen, die verkürzt auch als „Gatefinger" bezeichnet wird. Sollen Halbleiteranordnungen mit einer derartigen Gatefinger-Struktur auf die hier in Rede stehende Weise mit gelöteten Clip-Verbindungen extern angeschlossen werden, müssen selbstverständlich die Gatefinger von dem auf Source-Potential liegenden aufgelötetem Clip isoliert sein. Es ist bekannt, hierzu eine Passivierungsschicht über den Gatefingern einzusetzen, die üblicherweise auf Siliziumnitrid (Si3N4), Siliziumoxid (SiO2) oder einem Polymeren, insbesondere einem Imid, basiert. Eine derartige Passivierungsschicht wird üblicherweise nach der Ausbildung der strukturierten lötfähigen Leistungs-Metallisierungsschicht aufgebracht.

Bei dieser Technik hat sich als nachteilig herausgestellt, dass die Passivierungsschicht beim Auflöten des Clips zum externen Anschluss des Chips vom Lot nicht benetzt wird. Da bei jedem Lötverfahren vor dem Aufbringen des Lotes eine Benetzung mit einem Flussmittel erfolgt, besteht die reale Gefahr des Verbleibens von Flussmittelresten auf der Passivierungsschicht. Diese chemisch aggressiven Flussmittelreste können, wie sich in der Praxis auch erwiesen hat, zu einer zeitabhängigen Verschlechterung von Eigenschaften der Leistungshalbleiteranordnung, einer sogenannten Degradation, führen.

Es sind auch Techniken bekannt geworden, mit denen eine Verwendung der bevorzugten Chip-Anbindung durch eine gelötete Clip-Verbindung realisiert und dennoch der nachteilige Effekt des Verbleibens von Flussmittelresten auf einer Passivierungsschicht verhindert werden kann. So ist es bekannt, den aufgelöteten Clip in Anpassung an die vorhandene Gatefinger-Struktur geometrisch derart zu konfigurieren, dass keine vom Clip abgedeckten Bereiche einer Passivierungsschicht existieren.

Es ist auch bekannt, mittels stromloser bzw. elektroloser Abscheidung einer zusätzlichen Metallisierungsschicht bestimmte Bereiche einer vorher erzeugten dicken Siliziumoxid-Passivierungsschicht gegen die Einwirkung der Flussmittelreste zu schützen. Weiter ist es bekannt geworden, bei bestimmten Leistungshalbleiterstrukturen vom FET-Typ, dem sogenannten Direct-FET, die lötbare Chipvorderseite einer gemeinsamen Strukturierung mit einer Basis-Leistungsmetallisierung zu unterziehen und anschließend die Gatefinger mit einem pressmassen-ähnlichen Material abzudecken.

Alle erwähnten Ansätze haben sich jedoch unter bestimmten Gesichtspunkten als nachteilig erwiesen. Insbesondere sind die funktional überzeugenderen dieser Lösungen mit einem erhöhnten Verfahrensaufwand verbunden und führen daher auch zu erhöhten Kosten der erzeugten Halbleiteranordnungen.

Der Erfindung liegt daher die Aufgabe zu Grunde, eine verbesserte Halbleiteranordnung der gattungsgemäßen Art sowie ein verbessertes Verfahren zur Herstellung einer solchen anzugeben, die insbesondere beim Einsatz von lötbaren Clip-Verbindungen Zuverlässigkeitsprobleme sicher ausschließen, ohne zu einem wesentlich erhöhten Herstellungsaufwand und damit höheren Herstellungskosten zu führen.

Diese Aufgabe wird in ihrem Vorrichtungsaspekt durch eine Halbleiteranordnung mit den Merkmalen des Anspruchs 1 und in ihrem Verfahrensaspekt durch ein Verfahren mit den Merkmalen des Anspruchs 10 gelöst. Zweckmäßige Fortbildungen des Erfindungsgedankens sind Gegenstand der jeweiligen abhängigen Ansprüche.

Die Erfindung schließt den wesentlichen Gedanken ein, in grundlegender Umkehrung des bisherigen Verfahrensablaufes eine lötfähige Leistungs-Metallisierungsschicht nach Aufbringung einer Passivierungsschicht zur Isolierung der Gatefinger auszubilden. Dies hat zur Folge, dass die vorab passivierten Gatefinger im Bereich der Clip-Anbindung, wie auch die übrigen Oberflächenbereiche, mit einer vom Lot benetzbaren Schicht versehen sind.

Der entscheidende Vorteil dieser neuen Lösung besteht darin, dass sämtliche Oberflächenbereiche der Chip-Vorderseite bzw. alle Bereiche zwischen dieser und der korrespondierenden Clip-Oberfläche vollständig mit Lot ausgefüllt sein können, es also keine Bereiche mehr gibt, in denen Flussmittelreste verbleiben können. Ein weiterer Vorteil besteht in der gleichmäßigeren Anbindung der durch die Gatefinger-Struktur im Chip elektrisch separierten Bereiche der Transistorzellenfelder.

In einer bevorzugten Ausführung der erfindungsgemäßen Leistungshalbleiteranordnung ist vorgesehen, dass die lötfähige Leistungs-Metallisierungsschicht die Passivierungsschicht im Wesentlichen vollständig überdeckt.

Weiter bevorzugt ist vorgesehen, dass die lötfähige Leistungs-Metallisierungsschicht eine Mehrschichtstruktur aufweist, wobei eine obere, einem Lot zur Clip-Verbindung benachbarte Schicht Ag oder eine Ag-Legierung aufweist. Hierbei beträgt die Dicke der oberen Schicht insbesondere 100 bis 700 nm, besonders bevorzugt zwischen 150 und 500 nm. Mit einer solchen Dicke wird ein sinnvoller Kompromiss zwischen sicherer Lot-Benetzbarkeit der Metallisierungsschicht und vergleichsweise geringer Schichtdicke erzielt.

In einer weiteren Ausgestaltung dieser Ausführungsform ist vorgesehen, dass die lötfähige Leistungs-Metallisierungsschicht eine Dreischichtstruktur mit einer unteren Ti- oder Ti-Legierungs-Schicht, einer mittleren Ni- oder Ni-Legierungs-Schicht und einer oberen Ag- oder Ag-Legierungs-Schicht aufweist. Diese Schichtstruktur ist besonders zweckmäßig konfiguriert mit einer Schichtdicke der lötfähigen Leistungs-Metallisierungsschicht im Bereich zwischen 450 und 1750 nm, bevorzugt zwischen 550 und 850 nm und besonders bevorzugt von 700 nm.

Die Schichtdicken der einzelnen Teilschichten sind bevorzugt wie folgt gewählt: Die Schichtdicke der unteren Ti- oder Ti-Legierungs-Schicht liegt im Bereich zwischen 150 und 450 nm, bevorzugt bei 300 nm, die Dicke der mittleren Ni- oder Ni-Legierungs-Schicht liegt zwischen 100 und 600 nm, bevorzugt zwischen 200 und 400 nm, und die Dicke der oberen Ag- oder Ag-Legierungs-Schicht liegt zwischen 100 und 700 nm, bevorzugt zwischen 150 und 500 nm.

Die hier in Rede stehende lötfähige Leistungs-Metallisierungsschicht ist als zusätzliche Schicht auf einer AlSi-, AlCu- oder AlSiCu-Basismetallisierung vorgesehen. Alternativ hierzu, durchaus im Rahmen der Erfindung, kann aber auch eine andere Basismetallisierung als Grundlage dienen.

In einer weiteren bevorzugten Ausführungsform der Erfindung ist vorgesehen, dass die lötfähige Leistungs-Metallisierungsschicht auf einer Passivierungsschicht angeordnet ist, die eine dünne SiN- oder SiO2-Haftschichtpassivierung mit einer Dicke im Bereich zwischen 20 und 100 nm, bevorzugt zwischen 30 und 70 nm, und eine Imid-Schicht mit einer Dicke im Bereich zwischen 3 und 10 &mgr;m, bevorzugt zwischen 5 und 7 &mgr;m, aufweist. Auch hierzu gibt es Alternativen, so können etwa plasma-unterstützt abgeschiedene Siliziumoxide und/oder -nitride allein als Passivierung dienen.

Zu den vorstehend erwähnten Merkmalen und bevorzugten Ausführungen der vorgeschlagenen Leistungshalbleiteranordnung korrespondieren Merkmale eines entsprechenden Herstellungsverfahrens, sodass diese hier nicht im Einzelnen wiederholt werden müssen. Es sei jedoch darauf hingewiesen, dass der erfindungsgemäße Verfahrensablauf zumindest die folgenden Schritte umfasst: Ausbildung und Strukturierung einer Passivierungsschicht in einer zur Isolierung einer vorliegenden Gatefinger-Struktur von einem Source-Potential, welches an einer später gelöteten Clip-Verbindung anliegt, geeigneten Konfiguration und Abscheidung und Strukturierung einer lötbaren Leistungs-Metallisierungsschicht über der Basismetallisierungsschicht und der strukturierten Passivierungsschicht in einer zur Herstellung der lötbaren Clip-Verbindung geeigneten Konfiguration.

Hierbei weist insbesondere die Strukturierung der Passivierungsschicht ein Ätzen, insbesondere Plasmaätzen, der Si3N4- bzw. SiO2-Haftschicht unter Maskierung durch die vorab fotochemisch strukturierte Imid-Schicht auf.

In einer weiteren bevorzugten Verfahrensführung ist die Abscheidung der lötfähigen Leistungs-Metallisierungsschicht als Vakuumbedampfungs- oder Sputterverfahren ausgebildet, und es handelt sich hierbei insbesondere um einen mehrschrittigen Prozess, in dessen letzter Stufe, also als lot-benetzbare Oberfläche der Metallisierung, eine Ag- oder Ag-Legierungs-Schicht mit hinreichender Dicke (wie oben erwähnt) abgeschieden wird.

In einer weiteren bevorzugten Verfahrensführung ist vorgesehen, dass vor der Abscheidung der lötfähigen Leistungs-Metallisierungsschicht eine Fotolackschicht aufgebracht und strukturiert wird und nach dem Abscheiden der lötfähigen Leistungs-Metallisierungsschicht eine Strukturierung derselben durch einen Liftoff-Prozess ausgeführt wird.

Da die vorgeschlagene Lösung sich insbesondere für Leistungshalbleiteranordnungen in Gestalt dünner Halbleiterchips, mit einer Dicke von 250 &mgr;m oder weniger, insbesondere von 175 &mgr;m oder weniger, eignet, kann das vorgeschlagene Verfahren durch einen Schritt des Abdünnens der Wafer-Rückseite nach den vorstehend erwähnten Prozessschritten vervollständigt sein. Auf dieses Abdünnen können selbstverständlich – in an sich bekannter Weise – noch Schritte der Rückseitenimplantation und/oder -metallisierung des Wafers folgen.

Vorteile und Zweckmäßigkeiten der Erfindung ergeben sich im Übrigen aus der nachfolgenden Beschreibung eines Ausführungsbeispiels des vorgeschlagenen Verfahrens anhand der Figuren. Von diesen zeigen:

1 eine schematische Darstellung eines Ausführungsbeispiels der Erfindung, als Querschnittsdarstellung einer Leistungsmetallisierungs-Schichtfolge einer Leistungshalbleiteranordnung und

2A bis 2D schematische Querschnittsdarstellungen zur Erläuterung eines Herstellungsverfahrens gemäß einer Ausführung der Erfindung.

1 zeigt einen erfindungsgemäßen Schichtaufbau 1 einer Leistungsmetallisierung über einem Gatefinger-Bereich 3 eines (hier nicht insgesamt dargestellten) Leistungs-FET. Als unterste Schicht dargestellt ist eine auch als Zwischenoxid (ZWOX) bezeichnete Isolationsschicht 5, wie sie typischer Weise auf einer aus Poly-Si bestehenden (hier nicht dargestellten) Gateelektrode des Leistungs-FET vorgesehen ist. Diese Schicht besteht in der Regel aus bor- und/oder phosphordotiertem Silikatglas (Kurzbezeichnungen BSG, PSG bzw. BPSG). Hierauf ist eine in vorgegebener Weise strukturierte AlSiCu-Lotschicht 7 aufgebracht, in der in der Figur zwei freigelegte Bereiche 7a gezeigt sind. Hierauf ist eine plasmaunterstützt abgeschiedene Siliziumnitridschicht (Kurzbezeichnung SNIT) 9 vorgesehen.

Erfindungsgemäß ist über dem mit SNIT abgedeckten strukturierten Bereich der Lotschicht 7 eine relativ dicke Imidschicht 11 aufgebracht, deren Haftung auf der Lotschicht 7 durch die SNIT-Schicht 9 verbessert wird. Über der Lotschicht 7 und (wo diese vorgesehen ist) der Imidschicht 11 erstreckt sich schließlich eine Leistungsmetallisierungs(LVS)-Schicht 13. Durch das Vorsehen der Imidschicht 11 im Gatefinger-Bereich 3 unterhalb der Leistungsmetallisierung 13 werden die Gatefinger gegenüber dieser auf sichere und vergleichsweise unaufwändige Weise elektrisch isoliert.

Die Herstellung dieses Schichtaufbaus wird anhand der 2A bis 2D etwas näher erläutert, bei denen allerdings gegenüber 1 die Zwischenoxidschicht 5 fortgelassen ist und die AlSiCu-Lotschicht 7 als solche unstrukturiert dargestellt ist. Hierbei zeigt 2A als (willkürlich angenommenen) Ausgangspunkt einfach eine unstrukturierte, in der Praxis beispielsweise 3,2 &mgr;m dicke AlSiCu-Lotschicht 7 als Basismetallisierung mit einer aufgesputterten, 40 nm dicken Schutznitrid-Passivierung, die auch als Haftvermittler für die nachfolgende Schicht wirkt.

2B zeigt den Schichtaufbau mit dieser nachfolgenden Schicht, nämlich einer 6 &mgr;m dicken, durch Photolithographie strukturierbaren Imidschicht 11', einem sog. Photoimid oder FT-Imid. Hierin sowie in der Schutznitridschicht 9 wurde durch geeignete Ätzprozesse eine Öffnung 12 gebildet.

Hierzu wird das nach dem Aufbringen photosensitive Photoimid zunächst über einen herkömmlichen Lithographieschritt strukturiert und anschließend zur mechanischen Stabilisierung vernetzt. Da die unter der Imidschicht 11' liegende Schutznitridschicht 9 mit der strukturierten Imidschicht 11' als Maske geätzt wird, wird die Vernetzung der letzteren in zwei Stufen ausgeführt: Zunächst wird ein sogenanntes „Hardbake" bei 200°C ausgeführt, wodurch der Lösemittelgehalt der Imidschicht drastisch abgesenkt wird, um bei einem nachfolgenden Plasmaätzen der Schutznitridschicht eine Kontaminierung der Vakuumkammer mit Lösemitteldämpfen zu verhindern.

Nach dem Hardbake wird eine kurze O2-Plasmaätzung ausgeführt, durch die etwaige organische Niederschläge auf dem freigelegten Öffnungsbereich 12 entfernt werden sollen. Nach diesem kurzen Plasmaätzschritt wird die eigentliche, vollständige Vernetzung der Imidschicht ausgeführt, die auch als Zyklisieren bezeichnet wird. Dieser Schritt dauert typischer Weise ein bis zwei Stunden und wird als thermische Behandlung im Bereich zwischen 380°C und 420°C in Inertgasatmosphäre ausgeführt. Daran schließt sich ein nochmaliges kurzes Ätzen im Sauerstoffplasma an, um bei dem Zyklisieren gegebenenfalls nochmals gebildete organische Niederschläge von den metallischen Oberflächen zu entfernen.

Als nächstes wird auf die Imidschicht 11' außerhalb des Öffnungsbereiches 12 unter Einsatz geeigneter Maskierungsmethoden für einen nachfolgenden sogenannten Liftoff-Schritt eine entsprechend auch als FT-Liftoff 15 bezeichnete Photolackschicht derart aufgebracht, dass die Lackkante nahe dem Öffnungsbereich 12 einen negativen Kantenwinkel bzw. „Überhang" hat. Nach der erwähnten Strukturierung dieser Zwischenschicht 15 wird ganzflächig, sowohl auf die lackbedeckten als auch auf die lackfreien Abschnitte, die Leistungsmetallisierung 13' abgeschieden.

Es handelt sich hierbei um eine Dreischichtstruktur aus einer im Beispiel 300 nm dicken Ti-Schicht, einer darüber abgeschiedenen 200 nm dicken NiV-Schicht und einer hierüber ebenfalls durch Sputtern aufgebrachten, 200 nm dicken Ag-Schicht. (Die Schichtstruktur ist in den Figuren nicht dargestellt.) Die Verfahrensführung bei den entsprechenden Vakuumbeschichtungsschritten ist konventionell.

Anschließend wird der gesamte Aufbau einem als solcher seit langem bekannten Liftoff-Prozess unterzogen, bei dem durch Kombination chemischer und mechanischer Einwirkung (Lösungsmittel/Druckstrahl) die Photolackschicht 15 zusammen mit der darauf abgeschiedenen Metallisierungsschicht 13' von der Waferoberfläche entfernt wird. Die im Öffnungsbereich 12 auf der AlSiCu-Metallschicht aufliegende Leistungsmetallisierung hat dort eine so große Haftung, dass sie bei diesem Prozess nicht entfernt und auch nicht beschädigt wird. Es ist dann der in 2D gezeigte Zustand erreicht.

Die Ausführung der Erfindung ist nicht auf dieses Beispiel und die oben hervorgehobenen Aspekte beschränkt, sondern ebenso in einer Vielzahl von Abwandlungen möglich, die im Rahmen fachgemäßen Handelns liegen. Insbesondere sollen Kombinationen sämtlicher Merkmale der abhängigen Ansprüche miteinander als im Bereich der Erfindung liegend angesehen werden.


Anspruch[de]
Leistungshalbleiteranordnung vom FET-Typ, insbesondere dünner Halbleiterchip mit einer Substratdicke von 250 &mgr;m oder weniger, mit vorderseitiger gelöteter Clip-Verbindung zum externen Anschluss, bei der eine lötfähige vorderseitige Leistungs-Metallisierungsschicht für den Source-Anschluss und eine Gatefinger-Struktur für den Gate-Anschluss sowie eine strukturierte Passivierungsschicht zur Isolation der Gatefinger von der auf Source-Potential liegenden gelöteten Clip-Verbindung vorgesehen ist, dadurch gekennzeichnet, dass die lötfähige Leistungs-Metallisierungsschicht über der Passivierungsschicht angeordnet ist. Leistungshalbleiteranordnung nahe Anspruch 1, dadurch gekennzeichnet, dass die lötfähige Leistungs-Metallisierungsschicht die Passivierungsschicht im Bereich des Gatefingers im Wesentlichen vollständig überdeckt. Leistungshalbleiteranordnung nahe Anspruch 1 oder 2, dadurch gekennzeichnet, dass die lötfähige Leistungs-Metallisierungsschicht eine Mehrschichtstruktur aufweist, wobei eine obere, einem Lot zur Clip-Verbindung benachbarte Schicht ein Edelmetall, insbesondere Ag oder eine Ag-Legierung aufweist. Leistungshalbleiteranordnung nahe Anspruch 3, dadurch gekennzeichnet, dass die Dicke der oberen Schicht zwischen 100 und 700 nm, bevorzugt zwischen 150 und 500 nm, liegt. Leistungshalbleiteranordnung nahe Anspruch 3 oder 4, dadurch gekennzeichnet, dass die lötfähige Leistungs-Metallisierungsschicht eine Dreischichtstruktur mit einer unteren Ti- oder Ti-Legierungs-Schicht, einer mittleren Ni- oder Ni-Legierungs-Schicht und einer oberen Ag- oder Ag-Legierungs-Schicht aufweist. Leistungshalbleiteranordnung nach einem der vorangehenden Ansprüche, gekennzeichnet durch eine Schichtdicke der lötfähigen Leistungs-Metallisierungsschicht im Bereich zwischen 450 und 1750 nm, bevorzugt zwischen 550 und 850 nm und besonders bevorzugt von 700 nm. Leistungshalbleiteranordnung nahe Anspruch 5 und 6, dadurch gekennzeichnet, dass die Schichtdicke der unteren Ti- oder Ti-Legierungs-Schicht im Bereich zwischen 150 und 450 nm, bevorzugt bei 300 nm, die Dicke der mittleren Ni- oder Ni-Legierungs-Schicht zwischen 100 und 600 nm, bevorzugt bei 200 nm, und die Dicke der oberen Ag- oder Ag-Legierungs-Schicht zwischen 100 und 700 nm, bevorzugt bei 200 nm, liegt. Leistungshalbleiteranordnung nahe der vorangehenden Ansprüche, dadurch gekennzeichnet, dass die lötfähige Leistungs-Metallisierungsschicht auf einer AlSi-, AlCu- oder AlSiCu-Basismetallisierung angeordnet ist. Leistungshalbleiteranordnung nach einem der vorangehenden Ansprüche, dadurch gekennzeichnet, dass die lötfähige Leistungs-Metallisierungsschicht auf einer Passivierungsschicht angeordnet ist, die eine dünne Si3N4- oder SiO2-Haftschichtpassivierung mit einer Dicke im Bereich zwischen 20 und 100 nm, bevorzugt zwischen 30 und 70 nm, und eine Imid-Schicht mit einer Dicke im Bereich zwischen 3 und 10 &mgr;m, bevorzugt zwischen 5 und 7 &mgr;m, aufweist. Leistungshalbleiteranordnung nach einem der vorangehenden Ansprüche, dadurch gekennzeichnet, dass die gelötete Klipp-Verbindung und die zu dieser gehörige Leistungs-Metallisierungsschicht oberhalb einer Die-Bond-Verbindung vorgesehen und die Leitungshalbleiteranordnung mit der Die-Bond-Verbindung und der Klipp-Verbindung in ein Kunststoffgehäuse eingeschlossen ist. Verfahren zur Herstellung mit den Schritten einer Abscheidung und Strukturierung einer Basismetallisierungsschicht, insbesondere vom AlSi-, AlCu- oder AlSiCu-Typ, Ausbildung und Strukturierung einer Passivierungsschicht in einer zur Isolierung einer vorliegenden Gatefinger-Struktur von einem Source-Potential, welches an einer später gelöteten Clip-Verbindung anliegt, geeigneten Konfiguration, Abscheidung und Strukturierung einer lötbaren Leistungs-Metallisierungsschicht über der Basismetallisierungsschicht und der strukturierten Passivierungsschicht in einer zur Herstellung der lötbaren Clip-Verbindung geeigneten Konfiguration. Verfahren nach Anspruch 11 dadurch gekennzeichnet, dass die Abscheidung der Passivierungsschicht die Erzeugung einer Si3N4- oder SiO2-Haftschicht mit einer Dicke im Bereich zwischen 20 und 100 nm, bevorzugt zwischen 30 und 70 nm, und das Aufbringen einer Imid-Schicht mit einer Dicke im Bereich zwischen 3 und 10 &mgr;m, bevorzugt zwischen 5 und 7 &mgr;m, umfasst. Verfahren nahe Anspruch 11 oder 12, dadurch gekennzeichnet, dass die Strukturierung der Passivierungsschicht ein Ätzen, insbesondere Plasmaätzen, der Si3N4- bzw. SiO2-Haftschicht unter Maskierung durch die vorab fotochemisch strukturierte Imid-Schicht aufweist. Verfahren nahe der Ansprüche 11 bis 13, dadurch gekennzeichnet, dass das Abscheiden der lötfähigen Leistungs-Metallisierungsschicht als Vakuumbedampfungs- oder Sputter-Verfahren ausgestaltet ist. Verfahren nahe einem der Ansprüche 11 bis 14, dadurch gekennzeichnet, dass die Abscheidung der lötfähigen Leistungs-Metallisierungsschicht ein mehrschrittiger Prozess ist, in dessen letzter Stufe eine Ag- oder Ag-Legierungs-Schicht mit einer Schichtdicke zwischen 100 und 700 nm, bevorzugt zwischen 150 und 500 nm, abgeschieden wird. Verfahren nahe einem der Ansprüche 11 bis 15, dadurch gekennzeichnet, dass vor der Abscheidung der lötfähigen Leistungs-Metallisierungsschicht eine Fotolackschicht aufgebracht und strukturiert wird und nach dem Abscheiden der lötfähigen Leistungs-Metallisierungsschicht eine Strukturierung der selben durch einen Liftoff-Prozess ausgeführt wird. Verfahren nahe einem der Ansprüche von 11 bis 16, gekennzeichnet durch einen Schritt des rückseitigen Dünnschleifens zur Ausbildung eines dünnen Halbleiterchips mit einer Dicke von 250 &mgr;m oder weniger.






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