PatentDe  


Dokumentenidentifikation DE102006026718A1 13.12.2007
Titel Verfahren zum Erzeugen einer Speichervorrichtung mit mindestens einer Speicherzelle, insbesondere einer Phasenwechselspeicherzelle und Speichervorrichtung
Anmelder Infineon Technologies AG, 81669 München, DE
Erfinder Schwerin, Ulrike Gruening, Dr. von, 81735 München, DE
Vertreter Bosch, Graf von Stosch, Jehle Patentanwaltsgesellschaft mbH, 80639 München
DE-Anmeldedatum 08.06.2006
DE-Aktenzeichen 102006026718
Offenlegungstag 13.12.2007
Veröffentlichungstag im Patentblatt 13.12.2007
IPC-Hauptklasse H01L 27/24(2006.01)A, F, I, 20060608, B, H, DE
Zusammenfassung Die Erfindung betrifft ein Verfahren zum Bilden einer Speichervorrichtung mit einer Vielzahl von Speicherzellen auf einem Substrat 1, wobei das Substrat 1 Transistorkontakte 3A, 3B zum Anschluss einer Speicherzelle an einen Auswahltransistor 2A, 2B aufweist und jede Speicherzelle ein Volumen 12A, 12B eines schaltaktiven Materials 12 aufweist, mit folgenden Schritten:
Abscheiden einer ersten Schicht von isolierendem Material 11 auf dem Substrat 1;
Abscheiden einer Schicht von schaltaktivem Material 12 auf der ersten Schicht des isolierenden Materials 11;
Strukturieren der Schicht des schaltaktiven Materials 12, um Volumen 12A, 12B des schaltaktiven Materials 12 auszubilden;
Abscheiden einer zweiten Schicht von isolierendem Material 13;
Bilden von Kontaktlöchern in der ersten Schicht des isolierenden Materials 11, der schaltaktiven Materialschicht 12 und der zweiten Schicht isolierenden Materials 13 in einem einzigen Verfahrensschritt, und
Füllen der Kontaktlöcher mit einem leitenden Material, um erste und zweite Elektrodenkontakte 16 zum Anschließen der Volumen 12A, 12B des schaltaktiven Materials 12 zu bilden.
Weiterhin betrifft die Erfindung eine nach diesem Verfahren gebildete Speichervorrichtung.

Beschreibung[de]

Verfahren zum Erzeugen einer Speichervorrichtung mit mindestens einer Speicherzelle, insbesondere einer Phasenwechselspeicherzelle und Speichervorrichtung Die Erfindung betrifft ein Verfahren zum Erzeugen einer Speichervorrichtung mit mindestens einer Speicherzelle, insbesondere einer Phasenwechselspeicherzelle, und Speichervorrichtung.

Herkömmliche Speichervorrichtungen, insbesondere Halbleiterspeichervorrichtungen, können unterteilt werden in eine erste Gruppe von sogenannten funktionalen Speichervorrichtungen, beispielsweise PLAs, PALs, usw. und in eine zweite Gruppe von sogenannten Tabellenspeichervorrichtungen, beispielsweise ROM Vorrichtungen, wie zum Beispiels PROMs, EPROMs, EEPROMs, Flashspeichern usw. Weiterhin gibt es eine dritte Gruppe sogenannter RAM Speicher, wie beispielsweise DRAMs und SRAMs.

Weiterhin können Speichervorrichtungen unterteilt werden in flüchtige und nicht flüchtige Speicher.

Im Falle von SRAMs (SRAM = Static Random Access Memory), besteht eine einzelne Speicherzelle aus wenigen, beispielsweise sechs, Transistoren, und im Falle von sogenannten DRAMs (DRAM = Dynamic Random Access Memory) besteht eine einzelne Speicherzelle aus einem entsprechend gesteuerten kapazitiven Element, beispielsweise aus einem Auswahltransistor, der mit einer Kapazität verbunden ist, in der ein Bit als Ladung gespeichert werden kann.

Da die Ladung in der Kapazität der DRAM Speicherzelle nur für eine kurze Zeit erhalten bleibt, muss die Ladung regelmäßig aufgefrischt werden, beispielsweise wird ein entsprechender "Refresh" ungefähr alle 64 Millisekunden durchgeführt.

Im Unterschied dazu bleibt ein Datum in einer SRAM Zelle so lange gespeichert, wie eine entsprechende Versorgungsspannung zugeführt wird, so dass die Transistoren ihren Schallzustand nicht verlieren.

Sowohl DRAMs als auch SRAMs sind jedoch flüchtige Speicher, die ihre Daten spätestens verlieren, sobald die Versorgungsspannung abgeschaltet wird.

Im Falle von nicht flüchtigen Speichervorrichtungen, sogenannten non-volatile-memory-devices (NVMs), beispielsweise EPROMs, EEPROMs, oder Flashspeicher, bleiben die gespeicherten Daten in der Speicherzelle, auch wenn die Versorgungsspannung ausgeschaltet wird.

In jüngerer Zeit sind "resistive" oder "resistiv schaltende" Speichervorrichtungen bekannt geworden, beispielsweise sogenannte Phasenwechselspeicher (Phase Change Memorys = PCMs).

In einer "resistiven" oder "resistiv schaltenden" Speichervorrichtung kann ein "aktives" oder "schaltaktives" Material, welches beispielsweise zwischen zwei geeigneten Elektroden, beispielsweise einer Anode und einer Kathode, angeordnet ist, durch einen geeigneten Schaltprozess in einen leitenden und einen weniger leitenden Zustand versetzt werden. Dem leitenden Zustand kann beispielsweise eine logische Eins und dem weniger leitenden Zustand kann eine logische Null zugeordnet werden, oder umgekehrt, was beispielsweise einer logischen Anordnung eines Bits entspricht.

Bei Phasenwechselspeichern (PCRAMs), kann eine geeignete Chalkogenidverbindung, beispielsweise Ge-Sb-Te (GST) oder eine Ag-In-Sb-Te Verbindung als schaltaktives Material verwendet werden, welches zwischen den beiden entsprechenden Elektroden angeordnet ist. Dieses schaltaktive Material, also die Chalcogenidverbindung, kann zwischen einem amorphen und einem kristallinen Zustand geschaltet werden, wobei der amorphe Zustand der relativ schwach leitende Zustand ist, dem entsprechend eine logische Null zugeordnet werden kann, und dem kristallinen Zustand, welcher der vergleichsweise stark leitende Zustand ist, kann entsprechend eine logische Eins zugeordnet werden. Im folgenden wird dieses Material als schaltaktives Material bezeichnet.

Um einen Wechsel von dem amorphen, also dem relativ schwach leitenden Zustand des schaltaktiven Materials, zu dem kristallinen, also dem relativ stark leitenden Zustand, herbeizuführen, muss das Material erhitzt werden. Hierzu wird ein Heizstromimpuls durch das Material geleitet, welcher das schaltaktive Material über seine Kristallisationstemperatur erhitzt und so den Widerstand verringert. Auf diese Weise kann der Wert einer Speicherzelle auf einen ersten logischen Wert gesetzt werden.

Umgekehrt kann eine Zustandsänderung des schaltaktiven Materials von einem kristallinen, d.h., dem relativ stark leitenden Zustand, zu einem amorphen, also dem relativ schwach leitenden Zustand, beispielsweise dadurch erreicht werden, dass wiederum mittels eines geeigneten Heizstrompulses das schaltaktive Material über die Schmelztemperatur hinaus aufgeheizt und nachfolgend in einen amorphen Zustand durch schnelles Abkühlen "abgeschreckt" wird, so dass der erste logische Zustand zurückgesetzt wird.

Für Phasenwechselspeicherzellen (PCRAM) wurden verschiedene Konzepte vorgeschlagen. Beispielsweise ist eine sogenannte "Mushroom" Zelle bekannt aus S.J.Ahn, "Highly Manufacturable High Density Phase Change Memory of 64 MB and Beyond", IEDM 2004, und H. HORII et al. "A novel cell technology using N-doped GeSbTe films for phase change RAM", VLSI, 2003, und Y. N. HWANG et al. "Full integration and reliability evaluation of phase change RAM based on 0.24 um-CMOS technologies", VLSI, 2003 und S. Lai et al. "OUM-180 nm non-volatile memory cell element technology for stand alone and embedded applications", IEDM 2001. Weiterhin ist eine sogenannte "edge contact" Zelle bekannt aus Y. H. Ha et al. "An edge contact cell type cell for phase change RAM featuring very low power consumption", VLSI, 2003 und die sogenannte "Micro-trench" Zelle von F. Pellizer et al. ist bekannt aus "Novel utrench phase change memory cell for embedded and stand alone non-volatile memory applications", VLSI 2004.

Neben diesen Bauformen ist eine sogenannte "bridge" Bauform bekannt, die im Wesentlichen – in einem Querschnitt durch eine entsprechende Halbleiterspeicherzelle – ein vertikal flaches, aber horizontal längliches Volumen des schaltaktiven Materials aufweist. Die Enden dieses länglichen Volumens des schaltaktiven Materials sind jeweils auf einer Elektrode platziert, so dass das Volumen eine Brücke zwischen den Elektroden ausbildet.

Ein Nachteil dieser derzeit bekannten "bridge cell" Bauform ist, dass diese nicht auf eine Größe von 6 oder 8 F2 (F2 = minimum feature size) verkleinert werden kann, da Overlay Toleranzen andernfalls die Zellfunktionalität beeinträchtigen könnten. Weiterhin gibt es parasitäre Widerstände in dem Strompfad durch das schaltaktive Material, also durch das Phasenwechselmaterial, die durch den kurvigen Pfad des Stromflusses verursacht werden, der durch die Geometrie der Kontaktflächen zwischen dem Phasenwechselmaterial und den Elektroden hervorgerufen wird. Weiterhin hat die Wolfram (W) Elektrode, die aufgrund ihrer guten Verarbeitbarkeit üblicherweise gewählt wird, einen unerwünschten Effekt auf die thermische Isolierung der Zelle.

1 zeigt einen Querschnitt durch zwei herkömmliche "bridge"-Typ Speicherzellen in einem Phasewechsel-Speicherelement. Die Zellen werden auf einem Substrat 1 gebildet, welches einen Auswahltransistor 2A, 2B für jede Speicherzelle und Transistorkontakte 3A, 3B, aufweist, die jeweils eine Speicherzelle mit einem Transistor 2A, 2B verbinden. Weiterhin sind die Transistoren 2A, 2B mit einer Masseleitung 4 verbunden. Die Zwischenräume zwischen diesen funktionalen Elementen sind mit einem Isolator 5 gefüllt, beispielsweise SiO2. Die Funktion und die Zusammenwirkung dieser und weiterer Komponenten in dem Substrat sind dem Fachmann bekannt.

Die Speicherzellen werden auf der Oberfläche der Transistorkontakte 3A oder 3B und dem Isoliermaterial 5, welches die Zwischenräume zwischen den Transistorkontakten 3A, 3B ausfüllt, gebildet. Für jede Speicherzelle wird ein erster Elektrodenkontakt 6A, 6B auf einem Transistorkontakt 3A, 3B gebildet. In der gleichen Schicht wird ein zweiter Elektrodenkontakt 7 gebildet, der zwischen dem ersten Elektrodenkontakt 6A, 6B platziert ist und der als zweiter Elektrodenkontakt für das schaltaktive Material 8A, 8B zweier benachbarter Speicherzellen dient, und so einen gemeinsamen Elektrodenkontakt für zwei benachbarte Speicherzellen bildet. Die Zwischenräume zwischen den ersten Elektrodenkontakten 6A, 6B, also den "bottom" Elektroden, und dem gemeinsamen Elektrodenkontakt 7, also dem top-Elektrodenkontakt für beide Zellen, ist mit einem Isolator ausgefüllt. Sowohl die ersten Elektrodenkontakte 6A und 6B als auch der zweite gemeinsame Elektrodenkontakt 7 können beispielsweise aus Wolfram gebildet sein.

Das schaltaktive Material, also das Phasenwechselmaterial 8A, 8B, für eine Zelle ist damit auf dieser Oberfläche abgeschieden, so dass es die ersten Elektrodenkontakte 6A, 6B an einem Ende kontaktiert und den zweiten Elektrodenkontakt 7 an dem anderen Ende kontaktiert. Der zweite Elektrodenkontakt 7 ist über einen V0 Kontakt 9 mit einer sogenannten Bitline 10 verbunden, die üblicherweise aus einem Metall gebildet ist.

Das schaltaktive Material, also das Phasenwechselmaterial 8A, 8B, ist somit an einer Seite kontaktiert, in diesem Beispiel an der unteren, sogenannten "bottom" Seite. Ein Strom, der durch das Material 8A, 8B fließt, wenn auf die Zelle lesend oder schreibend zugegriffen wird, tritt also an einer Seite in das schaltaktive Material ein und verlässt dieses auf der gleichen Seite. Dies bewirkt, dass der Stromflusspfad gebogen ist und somit parasitäre Widerstände entstehen.

Auch die Toleranzen, die durch das Übereinanderabscheiden und Ätzen des schaltaktiven Materials und später des Materials des V0 Verbinders entstehen, verhindern, dass die Fläche einer Speicherzelle auf 6 F2 oder 8 F2 verringert wird, weil die Toleranzen beispielsweise bewirken könnten, dass der V0 Leiter nicht über dem Mittelpunkt der gemeinsamen Elektrode platziert ist und diesen nicht kontaktiert und damit die Funktionalität einer Speicherzelle beeinträchtigt würde.

Weiterhin verschlechtert das für die Elektrodenkontakte verwendete Wolfram das thermische Verhalten der Speicherzelle. Da die thermische Leitfähigkeit von Wolfram vergleichsweise gut ist, wird die Wärme, die durch den Heizstrompuls hervorgerufen wurde, von dem schaltaktiven Material abgeführt. Dementsprechend muss dies bei der Dimensionierung der Größe des Stroms zum Schreiben, also zum Erhitzen des schaltaktiven Materials, um dessen Leitfähigkeit zu ändern, berücksichtigt werden.

Ein Ziel dieser Erfindung ist es daher, eine neue Speichervorrichtung mit einer Vielzahl an Speicherzellen, insbesondere Phasenwechselspeicherzellen, vorzuschlagen. Weiterhin soll ein entsprechendes Verfahren zum Bilden einer solchen Vorrichtung vorgeschlagen werden, mit der die vorgenannten Nachteile vermieden werden.

Dazu wird ein Verfahren zum Bilden einer Speichervorrichtung mit einer Vielzahl von Speicherzellen auf einem Substrat vorgeschlagen, wobei das Substrat Transistorkontakte zum Anschluss einer Speicherzelle an einen Auswahltransistor aufweist, jede Speicherzelle ein Volumen eines schaltaktiven Materials aufweist, mit folgenden Schritten:

Abscheiden einer ersten Schicht von isolierendem Material auf dem Substrat;

Abscheiden einer Schicht von schaltaktivem Material auf der ersten Schicht des isolierenden Materials;

Strukturieren der Schicht des schaltaktiven Materials, um Volumen des schaltaktiven Materials auszubilden;

Abscheiden einer zweiten Schicht von isolierendem Material;

Bilden von Kontaktlöchern in der ersten Schicht des isolierenden Materials, der schaltaktiven Materialschicht und der zweiten Schicht isolierenden Materials in einem einzigen Verfahrensschritt, und Füllen der Kontaktlöcher mit einem leitenden Material um erste und zweite Elektrodenkontakte zum Anschließen der Volumen des schaltaktiven Materials zu bilden.

Weiterhin wird eine nach diesem Verfahren gebildete Speichervorrichtung mit einer Vielzahl an Speicherzellen auf einem Substrat vorgeschlagen, welches eine Referenzebene definiert, und wobei jede Speicherzelle ein Volumen schaltaktiven Materials mit Kontaktflächen aufweist, und mit Elektroden zum Verbinden des Volumens an den Kontaktflächen, wobei die Flächennormale der Kontaktflächen parallel zu der Referenzebene ist, und wobei die Ausdehnung der Elektroden senkrecht zur Referenzebene über die Ausdehnung der Kontaktflächen des Volumens des schaltaktiven Materials reicht.

Im folgenden werden die Erfindung sowie vorteilhafte Ausgestaltungen anhand von Zeichnungen näher erläutert. Es zeigen:

1 eine schematische Ansicht eines Schnitts durch eine herkömmliche PCRAM Speicherzelle des "bridge" Typs;

2 einen Querschnitt eines Substrats, auf welchem Speicherzellen gebildet werden;

3 eine Ansicht wie in 2 nach dem Abscheiden erster Schichten;

4 eine Ansicht wie in 3 nach lithographischer Bearbeitung und Ätzung;

5 eine Ansicht wie in 4 nach dem Ausbilden der Elektrodenkontakte;

6 einen schematischen Querschnitt durch Speicherzellen.

2 zeigt eine schematische Schnittansicht eines Substrats 1, auf welchem zwei Speicherzellen gebildet werden. Bis zu diesem Zustand wurde das Substrat 1 mittels herkömmlicher Verfahrensschritte erzeugt. In das Substrat 1 sind zwei Auswahltransistoren 2A und 2B eingebettet, die zur Auswahl der damit verbundenen Speicherzellen verwendet werden. Die Transistoren 2A, 2B können herkömmliche Transistoren oder Transistoren sein, die die Bildung von randlosen, sog. „borderless", Kontakten erlauben. Die Transistoren 2A, 2B sind verbunden mit den Transistorkontakten 3A, 3B, die jeweils die Verbindung zu einem Elektrodenkontakt einer Speicherzelle herstellen. Die Transistorkontakte 3A, 3B können aus einem beliebigen leitenden Material, beispielsweise Wolfram oder einem Polysilizium gebildet sein.

Ebenso ist eine Masseverbindung 4 aus einem beliebigen leitenden Material, beispielsweise Wolfram, in das Substrat 1 eingebettet, mit der die Auswahltransistoren 2A, 2B verbunden sind.

Die Zwischenräume zwischen den beschriebenen und anderen funktionalen Elementen, die dem Fachmann bekannt und in dieser Darstellung nicht eingezeichnet sind, sind mit einem isolierenden Material, beispielsweise Siliziumoxid SiO2, ausgefüllt, um die Elemente elektrisch und thermisch gegeneinander zu isolieren.

Die Oberfläche des Substrats 1, auf der die nachfolgenden Schichten abgeschieden und weiterverarbeitet werden, wird somit gebildet von der Oberfläche der Transistorkontakte 3A, 3B und der Oberfläche des isolierenden Materials 5.

3 zeigt einen Querschnitt zu einem späteren Verarbeitungszeitpunkt. Eine erste Isolierschicht 11 ist auf der Oberfläche des Substrats abgeschieden. Diese Schicht kann mit einem herkömmlichen Verfahren abgeschieden werden, wie zum Beispiel mittels einer chemischen Gasphasenabscheidung CVD (CVD = chemical vapour deposition), wobei die Schichtdicke im Bereich von 5 bis 200 nm, bevorzugt zwischen 20 bis 50 nm ist.

Diese Schicht 11 wird zur Bildung von isolierenden Sockeln für die Volumen von schaltaktivem Material verwendet. Die Isolierschicht kann aus einem beliebigen isolierenden oder halb isolierenden Material bestehen, welches einen signifikant höheren ohmschen Widerstandswert als das schaltaktive Material und vorzugsweise eine geringere thermische Leitfähigkeit aufweist. Ein geeignetes Material kann beispielsweise ein Oxid sein, wie zum Beispiel Siliziumoxid SiO2 oder Aluminiumtrioxid Al2O3 oder Siliziumnitrid SiN2 oder ein beliebiges anderes Material, welches beispielsweise auch abgeleitet sein kann aus einem schaltaktiven Material mit einem höheren ohmschen Widerstandswert und einer höheren Schmelztemperatur als das schaltaktive Material selbst.

Auf der Isolierschicht 11 wird mittels eines bekannten Verfahrens, beispielsweise CVD, eine Schicht des schaltaktiven Materials 12 abgeschieden.

In Abhängigkeit von der sogenannten "minimum feature size" kann die Dicke der Schicht des schaltaktiven Material 5 bis 100 nm betragen. Das schaltaktive Material kann ein herkömmliches Chalkogenid, wie zum Beispiel eine Verbindung von Ge-Sb-Te (GST) oder eine Verbindung von Ag-In-Sb-Te sein.

Die Volumen des schaltaktiven Materials in den zu produzierenden Speicherzellen werden aus dieser Schicht schaltaktiven Materials mittels herkömmlicher lithographischer Prozesse mit nachfolgender Ätzung gebildet. Um die Ergebnisse der Lithographie- und Ätzschritte zu verbessern, kann eine optionale Schicht eines Hartmaskenmaterials auf der Schicht des schaltaktiven Materials abgeschieden werden.

In der hier beschriebenen Ausführungsform der Erfindung ist diese optionale Schicht des Hartmaskenmaterials nicht dargestellt. Die Schicht kann mittels eines herkömmlichen Verfahrens, wie beispielsweise CVD abgeschieden werden. Ein beliebiges geeignetes Material kann in einer geeigneten Schichtdicke verwendet werden. In der hier beschriebenen Ausführungsform der Erfindung könnte Siliziumoxid als geeignetes Hartmaskenmaterial verwendet werden, welches mit einer Dicke von ca. 40 nm abgeschieden wird.

In den nachfolgenden Prozessschritten der lithographischen Verarbeitung und des nachfolgenden Ätzens der Schichten des Hartmaskenmaterials, des schaltaktiven Materials und der Isolierschicht, werden die Volumen des schaltaktiven Materials der Speicherzellen aus der Schicht des schaltaktiven Materials 12 strukturiert. Der Ätzprozess muss spätestens bei Erreichen der Oberfläche der Transistorkontakte 3A, 3B gestoppt werden. Auf diese Weise werden entweder Volumen oder Linien schaltaktiven Materials gebildet, die in einem späteren Prozessschritt in Volumen strukturiert werden. Die Volumen schaltaktiven Materials können in einer Richtung parallel zur Oberfläche des Substrats länglich ausgebildet sein und vorzugsweise eine Länge von einer "minimum feature size" haben, wohingegen – in Richtung in die Papierebene der Zeichnung hinein – die geometrische Ausdehnung eines Volumens schaltaktiven Materials vorzugsweise 1/2 bis eine "minimum feature size" ist.

Nachdem die Schicht des schaltaktiven Materials 12 strukturiert ist, wird eine zweite Schicht isolierenden Materials 13 abgeschieden, um die Zwischenräume zwischen den Volumen oder Linien schaltaktiven Materials auszufüllen.

4 zeigt einen Zustand in dem Produktionsprozess, nachdem die Kontaktlöcher geätzt wurden. Mittels des Ätzprozesses, welcher ein herkömmlicher Ätzprozess unter Verwendung einer optionalen Hartmaskenschicht sein kann, werden die Kontaktlöcher in die zweite Schicht Isoliermaterial 13, die Schicht des schaltaktiven Materials 12 und die erste Schicht des Isoliermaterials 11 in einem einzigen Verfahrensschritt geätzt.

In diesem Ausführungsbeispiel sind zwei Volumen 12A, 12B schaltaktiven Materials aus einer Linie oder der Schicht schaltaktiven Materials 12 gebildet worden, die jeweils auf einem Sockel 11A bzw. 11B aus Isoliermaterial platziert und von verbleibenden Stücken von Isoliermaterial 13A, 13B und falls das optionale Hartmaskenmaterial abgeschieden wurde, von den Resten dieses Hartmaskenmaterials bedeckt sind.

Jedes Kontaktloch, welches oberhalb eines Transistorkontaktes 3A, 3B platziert ist, legt den Kontakt frei. Die horizontale Ausdehnung eines Kontaktloches, also parallel zu der Oberfläche des Substrats 1, ist größer als die horizontale Ausdehnung des darunter liegenden Transistorkontakts 3A, 3B. Obwohl dies eine vorteilhafte Ausbildung ist, sind auch Varianten möglich, bei denen die horizontale Erstreckung eines Kontaktloches gleich oder kleiner als die horizontale Ausdehnung eines Transistorkontakts 3A oder 3B ist.

Die vertikale Erstreckung des Kontaktloches, also senkrecht zu der Oberfläche des Substrats 1, überragt nicht nur die vertikale Ausdehnung des schaltaktiven Materials, also die Dicke der Schicht des schaltaktiven Materials 12. Vielmehr überragt das obere Ende des Kontaktloches das obere Ende des schaltaktiven Materials 12, so dass das obere Ende des Kontaktes, der in dem Kontaktloch gebildet wird, das obere Ende des schaltaktiven Materials überragt.

Wie in dieser Ausführungsform dargestellt, ist die Ausdehnung der Volumen des schaltaktiven Materials 12A, 12B in horizontaler Richtung – also parallel zu der Oberfläche des Substrats 1 – signifikant größer als die Dicke der Schicht des schaltaktiven Materials 12. Die Ausdehnung der Volumen 12A, 12B in der verbleibenden horizontalen Richtung, die in der schematischen Darstellung in die Papierebene hineinläuft, kann entsprechend gewählt werden, so dass längliche Volumen des schaltaktiven Materials gebildet werden. Entsprechend der in der Figur dargestellten Sicht ist diese Ausdehnung nicht dargestellt.

5 zeigt die gleiche Ansicht wie in den vorhergehenden Figuren, jedoch nachdem die Schichten abgeschieden wurden, aus denen die Elektrodenkontakte der Speicherzellen gebildet werden.

Eine optionale, vergleichsweise dünne Schicht wurde abgeschieden, die die Zwischenlage 14 bildet. Die Zwischenlage 14 kontaktiert die Kontaktflächen der Volumen des schaltaktiven Materials 12A, 12B. Zweck dieser Zwischenlage ist es, die thermische Isolierung zu den Volumen des schaltaktiven Materials zu verbessern und diese elektrisch zu kontaktieren. Ein geeignetes Material für diese Zwischenlage 14 ist beispielsweise Titan (Ti) oder Titannitrid (TiN), welches eine vergleichsweise geringe thermische, aber elektrisch akzeptable Leitfähigkeit aufweist.

Da die Verarbeitung von Titan oder Titannitrid im Vergleich zu dem üblicherweise verwendeten Wolfram signifikant aufwändiger und damit teurer ist, wird die Schichtdicke der Zwischenlage 14 vergleichsweise gering gehalten. Dementsprechend wird die Dicke der Schicht 14 so gewählt, dass die gewünschten Eigenschaften des Materials der Zwischenlage 14 zum Tragen kommen, gleichzeitig jedoch die Aufwände für die aufwändige und teure Verarbeitung gering gehalten werden.

In einer nicht dargestellten Variante kann die Zwischenlage 14 nur auf die Kontaktoberflächen der Volumen des schaltaktiven Materials 12a, 12b aufgetragen werden, also ohne den Boden der Kontaktlöcher zu bedecken. Auf diese Weise werden die Eigenschaften des Materials der Zwischenlage 14 nur an den Kontaktflächen zu den Volumen 12a, 12b des schaltaktiven Materials wirksam.

Nachdem die optionale Schicht der Zwischenlage 14 abgeschieden ist, wird eine Schicht 15 eines elektrisch leitfähigen Materials abgeschieden, die beispielsweise Wolfram oder ein anderes geeignetes Material zum Ausbilden eines Elektrodenkontakts sein kann. Diese Schicht 15 füllt die Zwischenräume aus, die noch zwischen den Volumen des schaltaktiven Materials 12A, 12B existieren und kann mit einem herkömmlichen CVD oder PVD (PVD = Physical Vapour Deposition) Verfahren abgeschieden werden.

Wie oben erwähnt, ist die Zwischenlage 14 optional und kann ausgelassen werden. In diesem Fall wird die Schicht 15 aus Wolfram oder einem anderen geeigneten Material zum Bilden eines Elektrodenkontakts direkt auf der Oberfläche des Wavers abgeschieden, so dass die Kontaktlöcher gefüllt werden. Als Folge des Auslassens der thermisch isolierenden Zwischenlage 14 verschlechtert sich das thermische Verhalten einer Speicherzelle, so dass ein höherer Stromimpuls zum Erhitzen des schaltaktiven Materials notwendig ist.

Wie in der Zeichnung dargestellt und oben mit Bezug auf die Kontaktlöcher erwähnt, überragt das obere Ende eines Kontakts die obere Kante des mit diesem Kontakt verbundenen Volumens schaltaktiven Materials 12A, 12B.

Nachdem die Schicht 15 abgeschieden wurde, wird die Oberfläche des Chips als Vorbereitung für die nächsten Verfahrensschritte planarisiert, beispielsweise unter Verwendung eines herkömmlichen chemisch mechanischen (CMP = chemical-mechanical-polishing)Polierverfahrens. Der Planarisierungsprozess wird angehalten, sobald der in der Darstellung dargestellte Zustand erreicht ist, wenn also das Elektrodenkontaktmaterial von der Oberfläche des Isoliermaterials, welches die Volumen des schaltaktiven Materials 12A, 12B bedeckt, entfernt ist.

In den beschriebenen Schritten werden damit die Volumen des schaltaktiven Materials gebildet. Die Kontaktoberflächen zum Anschluss eines Volumens von schaltaktivem Material 12A, 12B an Elektroden sind senkrecht zu der Oberfläche des Substrats 1, so dass die Flächennormale parallel zu der Oberfläche des Substrats ist, und wurden in einem einzigen Verfahrensschritt gebildet, nachdem das schaltaktive Material abgeschieden wurde.

Anschließend wurden beide Elektrodenkontakte 16 gebildet, wobei die Elektrodenkontakte 16 mit dem Volumen schaltaktiven Materials 12A, 12B der Speicherzellen elektrisch verbunden sind.

In dem dargestellten Ausführungsbeispiel verbinden die Elektrodenkontakte 16A, 16C jeweils ein Volumen des schaltaktiven Materials 12A, 12B mit einem Transistorkontakt 3A, 3B. Im Unterschied dazu verbindet der Elektrodenkontakt 16B zwei gegenüberliegende Kontaktflächen der Volumen schaltaktiven Materials mit einem Anschluss 17, der die Verbindung zu einer anderen Leitung herstellt, beispielsweise einer Bitleitung.

In 6 sind die Ergebnisse der letzten Verfahrensschritte dargestellt. D.h., in einem weiteren Schritt wird eine Isolierschicht 18 abgeschieden, die die darunter liegenden Elemente bedeckt und elektrisch gegeneinander isoliert und die zum Erreichen einer planaren Oberfläche verwendet wird. Anschließend wird mittels eines bekannten lithographischen Ätzverfahrens ein Kontaktloch für einen Anschluss 17 gebildet. Der entsprechende Ätzprozess wird so lange durchgeführt, bis die Kontakte 16 freigelegt sind, jedoch spätestens angehalten, bevor das schaltaktive Material 12 erreicht ist. Danach wird eine Schicht geeigneten elektrisch leitenden Materials, beispielsweise Wolfram mittels eines konventionellen Verfahrens, beispielsweise CVD, auf der Isolierschicht 18 abgeschieden und mittels eines geeigneten Planarisierungsverfahrens planarisiert, beispielsweise mittels CMP. Der Anschluss 17 schließt an den Elektrodenkontakt 16B an und bildet eine elektrische Verbindung zwischen dem Elektrodenkontakt 16B und einer weiterführenden Leitung, wie oben erwähnt beispielsweise einer Bitleitung.

In einem nachfolgenden Verfahrensschritt kann eine weitere Leitung 19, beispielsweise eine Bitleitung, auf der Isolierschicht 18 bzw. der Oberfläche des Anschlusses 17 gebildet werden. Die Leitung 19 kann dabei aus einem geeigneten Material und unter Verwendung eines bekannten Verfahrens wie beispielsweise CVD oder PVD abgeschieden werden und anschließend mittels eines bekannten lithographischen Ätzverfahrens strukturiert werden.

In den beschriebenen Verfahrensschritten wird damit ein Verfahren zum Bilden von Volumen oder Linien schaltaktiven Materials offenbart, die horizontal und vertikal in Isoliermaterial eingebettet sind. Die Oberflächen für beide Elektrodenkontakte einer Speicherzelle werden in einem nachfolgenden Schritt mittels eines einzigen Ätzschrittes gebildet, wobei Kontaktlöcher gebildet werden, die mit Kontaktmaterial gefüllt werden, so dass die Kontakte in vertikaler Richtung die Volumen des schaltaktiven Materials überragen. Damit wird ein Verfahren beschrieben, in dem die Kontaktoberflächen und die Kontakte gebildet werden, nachdem das schaltaktive Material abgeschieden wurde.

Der eine einzige Ätzprozess zum Bilden der Kontaktlöcher für die Kontakte ermöglicht die Minimierung von Overlaytoleranzen, so dass die Speicherzellenfläche auf ein Minimum von 8 F2 bis 6 F2 verringert werden kann.

Weiterhin sind die Kontaktflächen zu den Elektrodenkontakten an den gegenüberliegenden Stirnflächen der Volumen des schaltaktiven Materials platziert, so dass der Stromflusspfad durch ein Volumen schaltaktiven Materials gradlinig ist und damit parasitäre Widerstände verringert werden.

Zusätzliche Verfahrensschritte werden im Vergleich zu einem herkömmlichen Herstellungsprozess für bekannte Speicherzellen des "bridge" Typs nicht benötigt. Das Verfahren kann auf der Oberfläche eines Substrats wie beschrieben in 2 aufsetzen, wobei das Substrat bis dahin mit herkömmlichen Verfahren gebildet wurde.

Schließlich ist noch zu erwähnen, dass der soweit gebildete und die nach dem beschriebenen Verfahren produzierten Speicherzellen enthaltende Chip weiter ver- und bearbeitet wird, beispielsweise um die soweit gebildeten Speicherzellen über die Elektroden nach an sich bekannten Verfahren beispielsweise weiter anzuschließen.

1
Substrat
2a, 2b
Auswahltransistor
3a, 3b
Transistorkontakt
4
Masseleitung
5
Isolator in Substrat
6a, 6b
Erster ELektrodenkontakt
7
Zweiter Electrodenkontakt
8a, 8b
schaltaktives/Phasenwechsel-Material
9
V0 Kontakt
10
Bitleitung
11
Schicht isolierenden Materials
12
Schicht schaltaktiven Materials
12a, 12b
Volumen schaltaktiven Materials
13
Schicht isolierenden Materials
14
Ti/TiN Zwischenlage
15
Wolfram
16
Elektroden
16a, 16b, 16c
Elektrode
17
Anschluss
18
Isolierschicht
19
Bitline


Anspruch[de]
Verfahren zum Bilden einer Speichervorrichtung mit einer Vielzahl von Speicherzellen auf einem Substrat (1), wobei das Substrat (1) Transistorkontakte (3A, 3B) zum Anschluss einer Speicherzelle an einen Auswahltransistor (2A, 2B) aufweist und jede Speicherzelle ein Volumen (12A, 12B) eines schaltaktiven Materials (12) aufweist, mit folgenden Schritten:

Abscheiden einer ersten Schicht von isolierendem Material (11) auf dem Substrat (1);

Abscheiden einer Schicht schaltaktiven Materials (12) auf der ersten Schicht des isolierenden Materials (11);

Strukturieren der Schicht des schaltaktiven Materials (12), um Volumen (12A, 12B) des schaltaktiven Materials (12) auszubilden;

Abscheiden einer zweiten Schicht isolierenden Materials (13);

Bilden von Kontaktlöchern in der ersten Schicht des isolierenden Materials (11), der schaltaktiven Materialschicht (12) und der zweiten Schicht isolierenden Materials (13) in einem einzigen Verfahrensschritt, und

Füllen der Kontaktlöcher mit einem leitenden Material, um erste und zweite Elektrodenkontakte (16) zum Anschließen der Volumen (12A, 12B) des schaltaktiven Materials (12) zu bilden.
Verfahren nach Anspruch 1, wobei nach dem Ausbilden der Kontaktlöcher eine Schicht elektrisch leitenden, thermisch isolierenden Materials (14) abgeschieden wird. Verfahren nach einem der vorstehenden Ansprüche, wobei ein erster Elektrodenkontakt (16A, 16C) auf der Oberfläche eines ersten Kontaktes gebildet wird, um ein Volumen (12A, 12B) des schaltaktiven Materials (12) mit einem Transistorkontakt (3a, 3B) in dem Substrat (1) zu verbinden. Verfahren nach einem der vorstehenden Ansprüche, wobei jeder mit einer Bitline verbundene Elektrodenkontakt (16B) zwischen zwei benachbarten Volumen (12A, 12B) schaltaktiven Materials (12) gebildet wird, um einen gemeinsamen zweiten Elektrodenkontakt der beiden benachbarten Volumen (12A, 12B) des schaltaktiven Materials zu bilden. Verfahren nach einem der vorstehenden Ansprüche weiterhin umfassend den Schritt, dass ein Elektrodenkontakt (17) auf dem zweiten Elektrodenkontakt (16B) gebildet wird, um den zweiten Elektrodenkontakt (16B) mit einer Bitline (19) zu verbinden. Verfahren nach einem der vorstehenden Ansprüche, wobei eine Hartmaskenschicht auf der Schicht des schaltaktiven Materials (12) abgeschieden wird, und wobei die Hartmaskenschicht in denselben Verfahrensschritten zum Ausbilden der Volumen (12A, 12B) des schaltaktiven Materials geätzt wird. Verfahren nach einem der vorstehenden Ansprüche, wobei eine Hartmaskenschicht auf der zweiten Schicht isolierenden Materials (13) abgeschieden wird, und wobei diese Hartmaskenschicht in denselben Verfahrensschritten geätzt wird, wenn die Kontaktlöcher geätzt werden. Verfahren nach einem der vorstehenden Ansprüche, wobei das elektrisch leitende, thermisch isolierende Material (14) Titan oder Titannitrid ist und wobei das elektrisch leitende Material (15) zum Füllen der Zwischenräume Wolfram ist. Verfahren nach einem der vorstehenden Ansprüche, wobei die Kontaktfläche des schaltaktiven Materials 12 zum Verbinden mit den Elektroden (16A, 16B, 16C) nach dem Abscheiden des schaltaktiven Materials (12) gebildet werden. Verfahren nach einem der vorstehenden Ansprüche, wobei das Substrat (1) eine Referenzebene bildet, und wobei die Flächennormale der Kontaktflächen der Volumen (12A, 12B) des schaltaktiven Materials parallel zu der Referenzebene ist. Verfahren nach Anspruch 10, wobei die Kontaktflächen zum Verbinden der Volumen schaltaktiven Materials (12A, 12B) mit den Elektroden (16A, 16B, 16C) in einem einzigen Ätzschritt gebildet werden. Speichervorrichtung mit einer Vielzahl an Speicherzellen auf einem Substrat (1), welches eine Referenzebene definiert, und wobei jede Speicherzelle ein Volumen schaltaktiven Materials (12A, 12B) mit Kontaktflächen aufweist, und mit Elektroden zum Verbinden des Volumens (12A, 12B) an den Kontaktflächen, wobei die Flächennormale der Kontaktflächen parallel zu der Referenzebene ist und wobei die Ausdehnung der Elektroden (16A, 16B, 16C) senkrecht zur Referenzebene die Ausdehnung der Kontaktflächen des Volumens des schaltaktiven Materials überragt. Speichervorrichtung nach Anspruch 12, wobei eine Schicht thermisch isolierenden, elektrisch leitenden Materials (14) zwischen den Kontaktflächen einer Elektrode (16A, 16B, 16C) und dem Volumen des schaltaktiven Materials (12A, 12B) platziert ist. Speichervorrichtung nach einem der vorstehenden Ansprüche 12 bis 13, wobei die Schicht des thermisch isolierenden, elektrisch leitenden Materials (14) Titan oder Titannitrid ist.






IPC
A Täglicher Lebensbedarf
B Arbeitsverfahren; Transportieren
C Chemie; Hüttenwesen
D Textilien; Papier
E Bauwesen; Erdbohren; Bergbau
F Maschinenbau; Beleuchtung; Heizung; Waffen; Sprengen
G Physik
H Elektrotechnik

Anmelder
Datum

Patentrecherche

Patent Zeichnungen (PDF)

Copyright © 2008 Patent-De Alle Rechte vorbehalten. eMail: info@patent-de.com