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Dokumentenidentifikation DE102006026949A1 13.12.2007
Titel Speicherbauelement, insbesondere Phasenwechselspeicherbauelement mit wahlfreiem Zugriff mit Transistor, und Verfahren zum Herstellen eines Speicherbauelements
Anmelder Infineon Technologies AG, 81669 München, DE
Erfinder Seidl, Harald, 85604 Zorneding, DE
Vertreter Bosch, Graf von Stosch, Jehle Patentanwaltsgesellschaft mbH, 80639 München
DE-Anmeldedatum 09.06.2006
DE-Aktenzeichen 102006026949
Offenlegungstag 13.12.2007
Veröffentlichungstag im Patentblatt 13.12.2007
IPC-Hauptklasse H01L 27/24(2006.01)A, F, I, 20060817, B, H, DE
IPC-Nebenklasse H01L 27/10(2006.01)A, L, I, 20060817, B, H, DE   
Zusammenfassung Die Erfindung betrifft ein Speicherbauelement, insbesondere ein resistiv schaltendes Speicherbauelement wie zum Beispiel einen Phasenwechselspeicher mit wahlfreiem Zugriff ("PCRAM") mit einem Transistor. Des Weiteren betrifft die Erfindung ein Verfahren zum Herstellen eines Speicherbauelements. Gemäß einem Aspekt der Erfindung wird ein Speicherbauelement zur Verfügung gestellt, welches mindestens einen Nanodraht- oder Nanorohr- oder Nanofaser-Zugriffs-Transistor aufweist. Bevorzugt kontaktiert der Nanodraht- oder Nanorohr- oder Nanofaser-Zugriffs-Transistor direkt ein schaltaktives Material des Speicherbauelements. Gemäß einem weiteren Aspekt weist ein Speicherbauelement mindestens einen Nanodraht- oder Nanorohr- oder Nanofaser-Transistor mit einem vertikal angeordneten Nanodraht oder einem vertikal angeordneten Nanorohr oder einer vertikal angeordneten Nanofaser auf.

Beschreibung[de]
Hintergrund der Erfindung

Die Erfindung betrifft ein Speicherbauelement, insbesondere ein resistiv schaltendes Speicherbauelement wie z.B. einen Phasenwechselspeicher mit wahlfreiem Zugriff („PCRAM") mit einem Transistor. Des weiteren betrifft die Erfindung ein Verfahren zum Herstellen eines Speicherbauelements.

Bei herkömmlichen Speicherbauelementen, insbesondere herkömmlichen Halbleiter-Speicherbauelementen unterscheidet man zwischen sog. Funktionsspeicher-Bauelementen (z.B. PLRs, PALs, etc.), und sog. Tabellenspeicher-Bauelementen, z.B. ROM-Bauelementen (ROM = Read Only Memory bzw. Festwertspeicher – insbesondere PROMs, EPROMs, EEPROMs, Flash-Speicher, etc.), und RAM-Bauelementen (RAM = Random Access Memory bzw. Speicher mit wahlfreiem Zugriff – insbesondere DRAMs und SRAMs).

Ein RAM-Bauelement ist ein Speicher zum Abspeichern von Daten unter einer vorgegebenen Adresse, und späteren Auslesen der Daten unter dieser Adresse. Bei SRAMs (SRAM = Static Random Access Memory) bestehen die einzelnen Speicherzellen z.B. aus wenigen, beispielsweise 6 Transistoren, und bei sog. DRAMs (DRAM = Dynamic Random Access Memory) i.A. nur aus einem einzigen, entsprechend angesteuerten kapazitiven Element.

Des weiteren sind – seit neuerem – auch sog. „resistive" bzw. „resistiv schaltende" Speicherbauelemente bekannt, z.B. sog. Phasenwechselspeicher mit wahlfreiem Zugriff bzw. Phase Change Random Access Memories („PCRAMs"), Conductive Bridging-Speicher mit wahlfreiem Zugriff bzw. Conductive Bridging Random Access Memories ("CBRAMs"), etc., etc.

Bei „resistiven" bzw. „resistiv schaltenden" Speicherbauelementen wird ein – z.B. zwischen zwei entsprechenden Elektroden angeordnetes – „aktives" bzw. „schaltaktives" Material durch entsprechende Schaltvorgänge in einen mehr oder weniger leitfähigen Zustand versetzt (wobei z.B. der mehr leitfähige Zustand einer gespeicherten, logischen „eins" entspricht, und der weniger leitfähige Zustand einer gespeicherten, logischen „null", oder umgekehrt).

Bei Phasenwechselspeichern mit wahlfreiem Zugriff (PCRAMs) kann als „schaltaktives" Material z.B. ein entsprechendes Chalkogenid oder ein Chalkogenidverbindungs-Material verwendet werden (z.B. ein Ge-Sb-Te- („GST"-) oder Ag-In-Sb-Te-Verbindungs-Material, etc.). Das Chalkogenidverbindungs-Material kann durch entsprechende Schaltvorgänge in einen amorphen, d.h. relativ schwach leitfähigen, oder einen kristallinen, d.h. relativ stark leitfähigen, Zustand versetzt werden (wobei z.B. der relativ stark leitfähige Zustand einer gespeicherten, logischen „eins" entsprechen kann, und der relativ schwach leitfähige Zustand einer gespeicherten, logischen „null", oder umgekehrt). Phasenwechsel-Speicherzellen sind z.B. aus G. Wicker: "Nonvolatile, High Density, High Performance Phase Change Memory", SPIE Conference on Electronics and Structures for MEMS, Vol. 3891, Queensland, 2, 1999 bekannt, sowie z.B. aus Y.N. Hwang et. al.: "Completely CMOS Compatible Phase Change Nonvolatile RAM Using NMOS Cell Transistors", IEEE Proceedings of the Nonvolatile Semiconductor Memory Workshop, Monterey, 91, 2003, S. Lai et. al.: "OUM-a 180nm nonvolatile memory cell element technology for stand alone and embedded applications", IEDM 2001, Y. Ha et. al.: "An edge contact type cell for phase change RAM featuring very low power consumption", VLSI 2003, H. Horii et. al.: "A novel cell technology using N-doped GeSbTe films for phase change RAM", VLSI 2003, Y. Hwang et. al.: "Full integration and reliability evaluation of phase-change RAM based on 0.24&mgr;m-CMOS technologies", VLSI 2003, und S. Ahn et. al.: "Highly Manufacturable High Density Phase Change Memory of 64Mb and beyond", IEDM 2004, etc.

Bei den o.g. Conductive Bridging-Speichern mit wahlfreiem Zugriff (CBRRMs) wird das Speichern von Daten dadurch erreicht, dass ein Schalt-Vorgang verwendet wird, der auf einem statistischen Überbrücken durch mehrere metallreiche Abscheidungen in dem „schaltaktiven" Material basiert. Durch Anlegen eines Schreib-Pulses (positiver Puls) an zwei entsprechenden Elektroden, die in Kontakt mit dem „schaltaktiven" Material stehen wachsen die Abscheidungen im Volumen immer weiter an, bis sie einander berühren, wodurch eine leitende Brücke (conductive bridging) durch das „schaltaktive" Material gebildet wird, was zu einem Zustand hoher Leitfähigkeit der entsprechenden CBRAM-Speicherzelle führt. Durch Anlegen eines negativen Pulses an die entsprechenden Elektroden kann dieser Vorgang wieder rückgängig gemacht werden, wodurch die CBRAM-Speicherzelle wieder zurück in ihren Zustand niedriger Leitfähigkeit gebracht werden kann. Derartige Speicherbauelemente sind z.B. beschrieben in Y. Hirose, H. Hirose, J. Appl. Phys. 47, 2767 (1975), T. Kawaguchi et. al., "Optical, electrical and structural properties of amorphous Ag-Ge-S and Ag-Ge-Se films and comparison of photoinduced and thermally induced phenomena of both systems", J. Appl. Phys. 79 (12), 9096, 1996, M. Kawasaki et. al., "Ionic conductivity of Agx(GeSe3)1-x (0<x0.571) glasses", Solid State Ionics 123, 259, 1999, etc.

Entsprechend ähnlich wie bei den o.g. PCRAMs kann für CBRAM-Speicherzellen ein entsprechendes Chalkogenid oder eine Chalkogenidverbindung als „schaltaktives" Material verwendet werden (z.B. GeSe, GeS, AgSe, CuS, etc.).

Im Fall von PCRAMs muss, um bei einer entsprechenden PCRAM-Speicherzelle einen Wechsel vom o.g. amorphen, d.h. relativ schwach leitfähigen Zustand des schaltaktiven Materials in den o.g. kristallinen, d.h. relativ stark leitfähigen Zustand des schaltaktiven Materials zu erreichen ein entsprechender relativ hoher Heiz-Strom-Puls an die Elektroden angelegt werden, wobei der Heiz-Strom-Puls dazu führt, dass das schaltaktive Material über die Kristallisationstemperatur hinaus aufgeheizt wird, und kristallisiert („Schreibvorgang").

Umgekehrt kann ein Zustands-Wechsel des schaltaktiven Materials von dem kristallinen, d.h. relativ stark leitfähigen Zustand in den amorphen, d.h. relativ schwach leitfähigen Zustand z.B. dadurch erreicht werden, dass – wiederum mittels eines entsprechenden (relativ hohen) Heiz-Strom-Pulses – das schaltaktive Material über die Schmelztemperatur hinaus aufgeheizt, und anschließend durch schnelles Abkühlen in einen amorphen Zustand „abgeschreckt" wird („Löschvorgang").

Typischerweise werden die o.g. Lösch- oder Schreib-Heiz-Pulse über entsprechende Source-Leitungen und Bit-Leitungen zugeführt, und entsprechende FET- oder Bipolar-Zugriffs-Transistoren, die entsprechenden Speicherzellen zugeordnet sind, und über entsprechende Wort-Leitungen gesteuert werden.

Da wie oben gesagt relativ hohe Lösch- oder Schreib-Heiz-Pulse erforderlich sein können, sind relativ große (weite) Zugriffs-Transistoren notwendig, was zu relativ großen Speicherbauelementen führt. Aus diesem und weiteren Gründen besteht Bedarf für die vorliegende Erfindung.

Kurze Zusammenfassung der Erfindung

Gemäß einem Aspekt der Erfindung wird ein Speicherbauelement zur Verfügung gestellt, welches mindestens einen Nanodraht- oder Nanorohr- oder Nanofaser-Zugriffs-Transistor aufweist. Vorteilhaft kontaktiert der Nanodraht- oder Nanorohr- oder Nanofaser-Zugriffs-Transistor direkt ein schaltaktives Material des Speicherbauelements. Gemäß einem weiteren Aspekt weist ein Speicherbauelement mindestens einen Nanodraht- oder Nanorohr- oder Nanofaser-Transistor mit einem vertikal angeordneten Nanodraht oder Nanorohr oder Nanofaser auf. Vorteilhaft ist das Speicherbauelement ein resistiv schaltendes Speicherbauelement, zum Beispiel ein Phasenwechselspeicher mit wahlfreiem Zugriff, oder ein Conductive Bridging-Speicher mit wahlfreiem Zugriff.

Kurze Beschreibung mehrerer Ansichten der Zeichnung

Die beiliegende Zeichnung ist inkludiert, um ein weiteres Verständnis der vorliegenden Erfindung zu ermöglichen, und ist in die Beschreibung eingearbeitet und stellt einen Teil hiervon dar. Die Zeichnung veranschaulicht Ausführungsbeispiele der vorliegenden Erfindung und dient dazu, zusammen mit der Beschreibung Prinzipien der Erfindung zu erklären. Andere Ausführungsbeispiele der vorliegenden Erfindung und viele gewünschte Vorteile der vorliegenden Erfindung werden vollkommen klar, da sie unter Bezug auf die folgende genaue Beschreibung besser verstanden werden.

1a zeigt eine schematische Querschnittansicht eines Speicher-Array-Bereichs eines teilweise hergestellten Speicherbauelements gemäß einem Ausführungsbeispiel der vorliegenden Erfindung.

1b zeigt eine Ansicht des in 1a gezeigten Speicherbauelements von oben.

2a zeigt eine schematische Querschnittansicht eines Speicher-Array-Bereichs eines teilweise hergestellten Speicherbauelements gemäß einem Ausführungsbeispiel der vorliegenden Erfindung.

2b zeigt eine schematische Querschnittansicht eines Speicher-Array-Bereichs eines teilweise hergestellten Speicherbauelements gemäß einem Ausführungsbeispiel der vorliegenden Erfindung.

2c zeigt eine Ansicht des in 2b gezeigten Speicherbauelements von oben.

3a zeigt eine schematische Querschnittsansicht eines Speicher-Array-Bereichs eines teilweise hergestellten Speicherbauelements gemäß einem Ausführungsbeispiel der vorliegenden Erfindung.

3b zeigt eine Ansicht des in 3a gezeigten Speicherbauelements von oben.

3c zeigt eine schematische Querschnittansicht eines Randbereichs des in 3a gezeigten Speicherbauelements.

4a zeigt eine schematische Querschnittansicht eines Speicher-Array-Bereichs eines teilweise hergestellten Speicherbauelements gemäß einem Ausführungsbeispiel der vorliegenden Erfindung.

4b zeigt eine Ansicht des in 4a gezeigten Speicherbauelements von oben.

4c zeigt eine schematische Querschnittansicht eines Randbereichs des in 4a gezeigten Speicherbauelements.

5a zeigt eine schematische Querschnittansicht eines Speicher-Array-Bereichs eines teilweise hergestellten Speicherbauelements gemäß einem Ausführungsbeispiel der vorliegenden Erfindung.

5b zeigt eine Ansicht des in 5a gezeigten Speicherbauelements von oben.

5c zeigt eine schematische Querschnittansicht eines Randbereichs des in 5a gezeigten Speicherbauelements.

6 zeigt eine schematische Querschnittansicht eines Randbereichs eines teilweise hergestellten Speicherbauelements gemäß einem Ausführungsbeispiel der vorliegenden Erfindung.

7a zeigt eine schematische Querschnittansicht eines Speicher-Array-Bereichs eines teilweise hergestellten Speicherbauelements gemäß einem Ausführungsbeispiel der vorliegenden Erfindung.

7b zeigt eine Ansicht des in 7a gezeigten Speicherbauelements von oben.

7c zeigt eine schematische Querschnittansicht eines Randbereichs des in 7a gezeigten Speicherbauelements.

8a zeigt eine schematische Querschnittansicht eines Speicher-Array-Bereichs eines teilweise hergestellten Speicherbauelements gemäß einem Ausführungsbeispiel der vorliegenden Erfindung.

8b zeigt eine Ansicht des in 8a gezeigten Speicherbauelements von oben.

8c zeigt eine schematische Querschnittansicht eines Randbereichs des in 8a gezeigten Speicherbauelements.

9a zeigt eine schematische Querschnittansicht eines Speicher-Array-Bereichs eines teilweise hergestellten Speicherbauelements gemäß einem Ausführungsbeispiel der vorliegenden Erfindung.

9b zeigt eine Ansicht des in 9a gezeigten Speicherbauelements von oben.

9c zeigt eine schematische Querschnittansicht eines Randbereichs des in 9a gezeigten Speicherbauelements.

10a zeigt eine schematische Querschnittansicht eines Speicher-Array-Bereichs eines teilweise hergestellten Speicherbauelements gemäß einem Ausführungsbeispiel der vorliegenden Erfindung.

10b zeigt eine Ansicht des in 10a gezeigten Speicherbauelements von oben.

10c zeigt eine schematische Querschnittansicht eines Randbereichs des in 10a gezeigten Speicherbauelements.

10d zeigt eine schematische Querschnittansicht des Speicher-Array-Bereichs des in 10a gezeigten Speicherbauelements.

11a zeigt eine schematische Querschnittansicht eines Speicher-Array-Bereichs eines teilweise hergestellten Speicherbauelements gemäß einem Ausführungsbeispiel der vorliegenden Erfindung.

11b zeigt eine Ansicht des in 11a gezeigten Speicherbauelements von oben.

12a zeigt eine schematische Querschnittansicht eines Speicher-Array-Bereichs eines teilweise hergestellten Speicherbauelements gemäß einem Ausführungsbeispiel der vorliegenden Erfindung.

12b zeigt eine Ansicht des in 12a gezeigten Speicherbauelements von oben.

12c zeigt eine schematische Querschnittansicht des Speicher-Array-Bereichs des in 12a gezeigten Speicherbauelements.

Genaue Beschreibung der Erfindung

In der folgenden genauen Beschreibung wird Bezug auf die beigefügte Zeichnung genommen, die einen Teil hiervon darstellt, und in der beispielhaft spezielle Ausführungsbeispiele gezeigt werden, in denen die Erfindung verwirklicht werden kann. In diesem Zusammenhang wird die für Richtungsangaben verwendete Terminologie, wie zum Beispiel "oben", "unten", "vorne", "hinten", etc. unter Bezug auf die Orientierung der beschriebenen Figur(en) verwendet. Da Elemente der Ausführungsbeispiele der vorliegenden Erfindung in einer Vielzahl verschiedener Orientierungen angeordnet sein können, wird die für Richtungsangaben verwendete Terminologie nur zur Veranschaulichung verwendet, und ist in keiner Weise limitierend. Es ist verständlich, dass andere Ausführungsbeispiele verwendet werden können, und Änderungen in der Struktur oder andere Änderungen vorgenommen werden können, ohne den Schutzbereich der Erfindung zu verlassen. Die folgende genaue Beschreibung soll somit nicht in einem limitierenden Sinne verstanden werden, und der Schutzbereich der vorliegenden Erfindung wird durch die beigefügten Ansprüche definiert.

1a zeigt eine schematische Querschnittansicht eines Speicher-Array-Bereichs eines teilweise hergestellten Speicherbauelements 1 gemäß einem Ausführungsbeispiel der vorliegenden Erfindung.

Das Speicherbauelement 1 ist vorzugsweise ein "resistives" oder "resistiv schaltendes" Speicherbauelement, insbesondere ein Phasenwechselspeicher-Bauelement mit wahlfreiem Zugriff ("PCRAM").

Das "resistiv schaltende" Speicherbauelement 1 weist wie herkömmliche "resistiv schaltende" Speicherbauelemente ein "aktives" oder "schaltaktives" Material 2 auf, das durch entsprechende Schaltprozesse in einen mehr oder weniger leitfähigen Zustand versetzt wird (wobei zum Beispiel der mehr leitfähige Zustand einer gespeicherten logischen "1", und der weniger leitfähige Zustand einer gespeicherten logischen "0" entsprechen kann, oder umgekehrt).

Als "schaltaktives" Material 2 kann zum Beispiel ein entsprechendes Chalkogenid oder Chalkogenidverbindungsmaterial verwendet werden (hier zum Beispiel ein Ge-Sb-Te ("GST") Verbindungsmaterial (oder zum Beispiel ein Ag-In-Sb-Te Verbindungsmaterial, etc.)). Das Chalkogenidverbindungsmaterial ist dazu eingerichtet, in einen amorphen, d.h. relativ schwach leitfähigen, oder einen kristallinen, d.h. relativ stark leitfähigen Zustand gebracht zu werden.

Wie in 1 gezeigt ist, und wie genauer weiter unten beschrieben wird, ist das "schaltaktive" Material 2 anders als bei herkömmlichen Phasenwechselspeicher-Bauelementen mit wahlfreiem Zugriff ("PCRAM") nicht zwischen zwei entsprechenden Elektroden angeordnet, sondern zwischen einer Elektrode 3, und einem Nanodraht- bzw. Nanowire-Transistor 4.

Um einen Wechsel vom oben genannten amorphen, d.h. relativ schwach leitfähigen Zustand des schaltaktiven Materials 2 zu dem oben genannten kristallinen, d.h. relativ stark leitfähigen Zustand des schaltaktiven Materials 2 zu erreichen, wird an das schaltaktive Material 2 ein entsprechender Heiz-Strom-Puls angelegt, wobei der Heiz-Strom-Puls dazu führt, dass das schaltaktive Material 2 über die Kristallisationstemperatur hinaus erhitzt wird, und kristallisiert ("Schreibvorgang").

Umgekehrt kann ein Zustandswechsel des schaltaktiven Materials 2 von dem kristallinen, d.h. relativ stark leitfähigen Zustand, zu dem amorphen, d.h. relativ schwach leitfähigen Zustand zum Beispiel dadurch erreicht werden, dass – wiederum durch einen entsprechenden Heiz-Strom-Puls – das schaltaktive Material 2 über die Schmelztemperatur erhitzt wird, und danach durch schnelles Abkühlen in einen amorphen Zustand "abgeschreckt" wird ("Löschvorgang").

Wie weiter unten genauer beschrieben wird, und wie in 1a gezeigt ist, werden die oben genannten Lösch- oder Schreib-Heiz-Strom-Pulse über entsprechende Source-Leitungen 5 zugeführt, und über die oben genannten Nanodraht-Transistoren 4 (insbesondere entsprechende n-p-n-dotierte Bereiche 4a der Transistoren 4), die in direktem Kontakt mit dem schaltaktiven Material 2 stehen.

Von dem schaltaktiven Material 2 aus fließt der entsprechende Lösch- oder Schreib-Heiz-Strom über die oben genannten Elektroden 3 (die ebenfalls in direktem Kontakt mit dem schaltaktiven Material 2 stehen), und entsprechende Bit-Leitungen (nicht gezeigt), die die Elektroden 3 kontaktieren.

Wie ebenfalls weiter unten genauer beschrieben wird, sind die oben genannten n-p-n-dotierten Bereiche 4a der Transistoren 4 von entsprechenden Transistor-Gate-Bereichen 4b umgeben, die außerdem als Wort-Leitungen fungieren.

Die Nanodraht-Transistoren 4 sind in einer vertikalen Richtung gebildet. Die Nanodraht-Transistoren 4 fungieren als "Zugriffstransistoren", und – wegen des direkten Kontakts zwischen den n-p-n-dotierten Bereichen 4a, und dem schaltaktiven Material 2 – zusätzlich als Elektroden.

Wie in 1b gezeigt ist, ist das Kontaktgebiet zwischen einem entsprechenden n-p-n-dotierten Bereich 4a, und einem entsprechenden schaltaktiven Material 2 relativ klein, was zu einer relativ hohen Stromdichte in dem schaltaktiven Material 2 führt.

Ob ein entsprechender Transistor 4 in einem leitfähigen Zustand ist (in dem ein Lösch- oder Schreib-Heiz-Strom von einer entsprechenden Source-Leitung 5 durch einen entsprechenden n-p-n-dotierten Transistorbereich 4a zu dem zugeordneten schaltaktiven Material 2 fließen kann) oder einem nicht-leitfähigen Zustand (der verhindert, dass ein Lösch- oder Schreib-Heiz-Strom von einer entsprechenden Source-Leitung 5 durch einen entsprechenden n-p-n-dotierten Transistorbereich 4a zu dem zugeordneten schaltaktiven Material 2 fließen kann), oder nicht, wird durch den Zustand der oben genannten Wort-Leitungen/Transistor-Gate-Bereiche 4b bestimmt.

Wie in 1b (und zum Beispiel auch in 2c) gezeigt ist, laufen die oben genannten Source-Leitungen 5 (und zum Beispiel auch die oben genannten Bit-Leitungen, die die Elektroden 3 kontaktieren) in einer Richtung A durch das Speicherbauelement 1, die senkrecht zu einer Richtung B ist, in der die Wort-Leitungen 4b durch das Speicherbauelement 1 laufen.

Somit kann ein entsprechendes schaltaktives Material 2 zum Schreiben/Löschen ausgewählt werden, indem die entsprechende zugeordnete Wort-Leitung 4b aktiviert wird, und an die entsprechende Source-Leitung 5 ein Lösch- oder Schreib-Heiz-Strom-Puls angelegt wird.

Wieder bezogen auf 1a, sind die Source-Leitungen 5 durch entsprechende STI-Bereiche 6 voneinander isoliert (STI = Shallow Trench Isolation).

Für die oben genannten Elektroden 3 kann zum Beispiel TiN verwendet werden, oder zum Beispiel W, Ti, Ta, oder zum Beispiel Cu, Ag, Au, Zn, etc. oder zum Beispiel WN, TaN, NbN, ZrN, HfN, oder zum Beispiel TiSiN, TaSiN, TiAlN, etc. oder irgendein anderes brauchbares Material.

Zugeordnete Paare von schaltaktivem Material 2/Elektroden 3 sind von benachbarten Paaren von schaltaktivem Material 2/Elektroden 3 durch brauchbares Isoliermaterial isoliert, zum Beispiel SiO2 (nicht gezeigt).

Im folgenden wird ein Beispiel eines Verfahrens zum Herstellen des in 1a und 1b gezeigten Speicherbauelements 1 mehr im Detail beschrieben.

Zunächst werden, wie in 2a gezeigt, und wie für herkömmliche Phasenwechselspeicherbauelemente mit wahlfreiem Zugriff ("PCRAM") der Fall, die oben genannten STI-Bereiche 6 in einem entsprechenden Siliziumsubstrat 7 ausgebildet. Die STI-Bereiche 6 werden sowohl in einem Speicher-Array-Bereich des Speicherbauelements 1 (in 2a gezeigt) ausgebildet, als auch in einem Randbereich des Speicherbauelements 1 (nicht gezeigt).

Wie in 2c gezeigt ist, erstrecken sich die STI-Bereiche 6 in der oben genannten Richtung A, d.h., parallel zu den Source-Leitungen 5 (die nach den STI-Bereichen 6 gebildet werden, siehe Beschreibung unten).

Nach dem Herstellen der STI-Bereiche 6, und wie für herkömmliche Phasenwechselspeicherbauelemente mit wahlfreiem Zugriff ("PCRAM") der Fall, können in dem oben genannten Randbereich des Speicherbauelements 1 entsprechende Transistoren 8 zum Steuern zum Beispiel der oben genannten Wort-Leitungen 4b, und/oder der oben genannten Source-Leitungen 5 (oder genauer: Teile entsprechender Transistoren 8) gebildet werden.

Daraufhin können, wie in 2b gezeigt ist, unter Verwendung eines entsprechenden Salizidations- (salicidation-Prozesses, und wie ebenfalls bei herkömmlichen Phasenwechselspeicherbauelementen mit wahlfreiem Zugriff ("PCRAM") der Fall, in dem oben genannten Speicher-Array-Bereich des Speicherbauelements 1 die oben genannten Source-Leitungen 5 ausgebildet werden (sowie zum Beispiel entsprechende Sourcen/Drains, und Gates in dem oben genannten Randbereich des Speicherbauelements 1, zum Beispiel Sourcen/Drains 5a, und Gates 5b der oben genannten peripheren Transistoren 8). Im Verlauf des oben genannten Salizidations-Prozesses findet ein entsprechendes self aligned bzw. selbst ausrichtendes Silizidieren statt, was zu einer Reaktion von zum Beispiel Cobalt (oder zum Beispiel Nickel, Titan, etc.) mit dem in dem oben genannten Substrat 7 vorhandenen Silizium führt, wobei zum Beispiel die oben genannten Source-Leitungen 5 (und die oben genannten Sourcen/Drains 5a, und Gates 5b) ausgebildet werden. Optional können dann Teile der Bereiche, die dem oben genannten Salizidations-Prozess unterworfen sind (zum Beispiel Bereiche, wo keine Kontakte hergestellt werden sollen) mit einem entsprechenden Lack abgedeckt werden.

In einem darauffolgenden Schritt, und wie in den 3a und 3c gezeigt (und wie bei herkömmlichen Phasenwechselspeicherbauelementen mit wahlfreiem Zugriff ("PCRAM") der Fall), können sowohl auf dem Speicher-Array-Bereich und dem Randbereich des Speicherbauelements 1 entsprechende Isolierschichten abgeschieden werden, zum Beispiel zunächst eine SiN-Schicht 9, und dann eine SiO2-Schicht 10, welche zum Beispiel die oben genannten Source-Leitungen 5, und die STI-Bereiche 6 abdecken. Hierbei können zum Beispiel entsprechende ILD-(inter level dielectric)-Abscheideverfahren verwendet werden. Nach dem Abscheiden der oben genannten SiN- und/oder SiO2-Schichten 9, 10 kann ein entsprechendes Polieren stattfinden. Die SiO2-Schicht 10 hat zum Beispiel eine Höhe zwischen 200 nm und 600 nm, zum Beispiel zwischen 300 nm und 500 nm, und die SiN-Schicht 9 zum Beispiel eine Höhe zwischen 5 nm und 50 nm, zum Beispiel zwischen 10 nm und 30 nm.

Nach dem Abscheiden der oben genannten SiN- und SiO2-Schichten 9, 10 werden in einem darauffolgenden Schritt, und wie in den 4a und 4c gezeigt ist (und wie bei herkömmlichen Phasenwechselspeicherbauelementen mit wahlfreiem Zugriff ("PCRAM") der Fall), sowohl auf dem Speicher-Array-Bereich und dem Randbereich des Speicherbauelements 1 eine entsprechende Ätz-Stop-Schicht 11, und eine weitere Isolierschicht 12 abgeschieden, zum Beispiel zunächst eine SiC-Schicht 11 als Ätz-Stop-Schicht 11 (die zum Beispiel die oben genannte SiO2-Schicht 10 abdeckt), und dann eine SiO2-Schicht 12 als weitere Isolierschicht 12 (die zum Beispiel die oben genannte SiC-Schicht 11 abdeckt). Die SiC-Schicht 11 hat zum Beispiel eine Höhe zwischen 5 nm und 50 nm, zum Beispiel zwischen 10 nm und 30 nm, und die SiO2-Schicht 12 zum Beispiel eine Höhe zwischen 100 nm und 400 nm, zum Beispiel zwischen 150 nm und 250 nm.

Nach dem Abscheiden der oben genannten SiC- und SiO2-Schichten 11, 12 werden in einem darauffolgenden Schritt, und wie in 5c gezeigt ist (und wie bei herkömmlichen Phasenwechselspeicherbauelementen mit wahlfreiem Zugriff ("PCRAM") der Fall), in dem Randbereich des Speicherbauelements 1 (aber nicht in dem Speicher-Array-Bereich, siehe 5a und 5b) entsprechende Kontaktlöcher 13 gebildet, vorzugsweise unter Verwendung entsprechender Kontakt-Lithographie- und Ätz-Prozesse, zum Beispiel einschließend ein 4-Schritt-Ätzen, zum Beispiel einen entsprechenden SiO2/SiC/SiO2/SiN-Ätz-Prozess. Wie in 5c gezeigt, erstrecken sich die Kontaktlöcher 13 ganz durch die oben genannten Schichten 9, 10, 11, 12, so dass die oben genannten Sourcen/Drains 5a der oben genannten peripheren Transistoren 8 offengelegt werden.

In einem darauffolgenden Schritt wird, und wie in 6 gezeigt (und wie in herkömmlichen Phasenwechselspeicherbauelementen mit wahlfreiem Zugriff ("PCRAM") der Fall), in dem Randbereich des Speicherbauelements 1 in den Kontaktlöchern 13 ein Liner 14 abgeschieden, zum Beispiel Ti/TiN, der – in einer Richtung nach unten – die oben genannten Sourcen/Drains 5a der oben genannten peripheren Transistoren 8 kontaktiert, sowie – in einer seitlichen Richtung – die oben genannten Schichten 9, 10, 11, 12. Daraufhin werden, wie auch in 6 gezeigt, die Kontaktlöcher 13 mit einem entsprechenden Füllmaterial 15 gefüllt, zum Beispiel Wolfram. Daraufhin wird ein entsprechender Polierprozess durchgeführt, zum Beispiel ein entsprechender CMP-(chemical mechanical polishing-)Prozess.

Nach dem Durchführen des Polierprozesses wird in einem darauffolgenden Schritt, und wie in den 7a und 7c gezeigt, sowohl auf dem Speicher-Array-Bereich des Speicherbauelements 1 (hier: auf der Schicht 12, die zum Beispiel in 5a gezeigt ist) und dem Randbereich des Speicherbauelements 1 (hier: sowohl auf der oben genannten Schicht 12, und dem Füllmaterial 15) eine weitere SiO2-Schicht 12a abgeschieden. Dabei wird die SiO2-Schicht 12 in der Höhe vergrößert, zum Beispiel zu einer SiO2-Schicht 12b mit einer (Gesamt-)Höhe zwischen zum Beispiel 200 nm und 500nm, zum Beispiel zwischen 250 nm und 350 nm (siehe zum Beispiel 7a).

Nach dem Abscheiden der oben genannten SiO2-Schicht 12a, 12b werden in einem darauffolgenden Schritt, und wie in den 8a, 8b, 8c gezeigt, in dem Randbereich des Speicherbauelements 1 (siehe 8c) und in dem Speicher-Array-Bereich (siehe 8a und 8b) entsprechende Bereiche 20 geätzt, vorzugsweise unter Verwendung entsprechender "Metall 1"-(= erste Metallschicht-) Lithographie- und Ätz-Prozesse. Dabei werden, wie in 8c gezeigt, in dem Randbereich des Speicherbauelements 1, über dem Füllmaterial 15 (und somit über den Sourcen/Drains 5a der peripheren Transistoren 8) entsprechende Gräben ganz durch die oben genannte SiO2-Schicht 12a hindurchgebildet, so dass das Füllmaterial 15 offengelegt wird. Des Weiteren wird, wie in den 8a, 8b gezeigt, in dem Speicher-Array-Bereich des Speicherbauelements 1 in Bereichen 20, wo die oben genannten Wort-Leitungen/Transistor-Gate-Bereiche 4b später zu bilden sind (siehe zum Beispiel 1a), die oben genannte SiO2-Schicht 12b geätzt, so dass die oben genannte Ätz-Stop-Schicht 11 (hier zum Beispiel die oben genannte SiC-Schicht 11) offengelegt wird.

Wie aus der 8b ersichtlich, erstrecken sich die Bereiche 20, die in dem Speicher-Array-Bereich geätzt sind – genau wie die Wort-Leitungen/Transistor-Gate-Bereiche 4b, die später zu bilden sind – in der oben genannten Richtung B ganz durch den Speicher-Array-Bereich, d.h. senkrecht zu der oben genannten Richtung A, in der die Source-Leitungen 5 durch das Speicherbauelement 1 verlaufen. Des Weiteren verlaufen angrenzende, in dem Speicher-Array-Bereich geätzte Bereiche 20 – wie angrenzende Wort-Leitungen/Transistor-Gate-Bereiche 4b, die später zu bilden sind – parallel zueinander.

Die in dem Speicher-Array-Bereich geätzten Bereiche 20 können – wie die später zu bildenden Wort-Leitungen/Transistor-Gate-Bereiche 4b – eine Breite von zum Beispiel 3 F haben (wobei F die minimale Strukturgröße darstellt, zum Beispiel zwischen 40 nm und 80 nm, zum Beispiel zwischen 50 nm und 70 nm, zum Beispiel 65 nm). Die Entfernung zwischen zwei angrenzenden in dem Speicher-Array-Bereich geätzten Bereichen 20 kann – wie der Abstand zwischen zwei angrenzenden Wort-Leitungen/Transistor-Gate-Bereichen 4b, die später zu bilden sind – zum Beispiel ungefähr 1F betragen.

Wie aus den 8a und 8b ersichtlich, bleiben, wenn die oben genannten Metall 1-Lithographie- und Ätz-Prozesse ausgeführt werden, Bereiche 21 direkt oberhalb der oben genannten Source-Leitungen 5 – genauer, Bereiche 21, wo die oben genannten Transistoren 4 (spezieller die n-p-n-dotierten Transistorbereiche 4a, siehe 1a) später zu bilden sind – stehen. Die Bereiche 21 können zum Beispiel im Wesentlichen rechteckige oder quadratische Querschnitte aufweisen, und können zum Beispiel eine Breite und Länge von zum Beispiel 1F aufweisen. Des Weiteren kann der Abstand zwischen angrenzenden Bereichen 21 zum Beispiel ebenfalls 1F betragen.

Nach dem Ausführen der oben genannten Metall 1-Lithographie- und Ätz-Prozesse werden in einem darauffolgenden Schritt, und wie in den 9a, 9b, 9c gezeigt, in dem Randbereich des Speicherbauelements 1 (siehe 9c) und in dem Speicher-Array-Bereich (siehe 9a und 9b) die geätzten Bereiche 20 (siehe 8a, 8b, 8c) gefüllt. Zu diesem Zweck wird zunächst ein TaN-Ta-Barrier bzw. -Sperre 31 in den geätzten Bereichen 20 abgeschieden (zum Beispiel in dem Randbereich des Speicherbauelements 1, auf der Oberfläche des Füllmaterials 15, und an Seitenwänden der Schicht 12a (siehe 9c), und in dem Speicher-Array-Bereich, auf der Oberfläche der Schicht 11, und an Seitenwänden der Schicht 12b/der oben genannten Bereiche 21 (siehe 9a)). Daraufhin werden – zum Beispiel unter Verwendung eines entsprechenden Sputter-Prozesses – Cu-Keime auf der Oberfläche des TaN/Ta Barriers 31 abgeschieden. Danach wird ein entsprechendes Metall 30, zum Beispiel Cu elektrochemisch abgeschieden, zum Beispiel durch Ausführen eines entsprechenden Cu-Galvanisier-Prozesses. Dadurch werden die oben genannten geätzten Bereiche 20 vollständig mit dem oben genannten Metall 30 (hier: Cu) gefüllt. Schließlich wird ein entsprechender Polierprozess durchgeführt, zum Beispiel ein CMP-(chemical mechanical polishing-)Prozess. Zusammengefasst wird zum Bilden der oben genannten Wort-Leitungen/Gate-Bereiche 4b, welche das oben genannte Metall 30 aufweisen, wie oben unter Bezug auf die 7a bis 9c erläutert ein "damascene"-Prozess ausgeführt.

Danach wird in einem darauffolgenden Schritt, und wie in den 10a, 10b, 10c, 10d gezeigt ist ein entsprechender Lithographie- und Ätz-Prozess ausgeführt. Zu diesem Zweck wird in einem ersten Schritt sowohl der Randbereich des Speicherbauelements 1 (siehe 10c) und der Speicher-Array-Bereich des Speicherbauelements 1 (siehe 10a, 10b) mit einem entsprechenden Lack 40 abgedeckt. Daraufhin wird der Lack 40 – in Teilen des Speicher-Array-Bereichs (siehe unten), aber nicht im Randbereich – belichtet (zum Beispiel Licht ausgesetzt), und entwickelt, so dass der Lack 40 in belichteten (ausgesetzten) Bereichen 41 entfernt werden kann. Wie in 10b gezeigt, weist der verbleibende – nicht-entfernte – Lack 40 in dem Speicher-Array-Bereich die Form von Streifen auf, die sich in der oben genannten Richtung B durch den gesamten Speicher-Array-Bereich erstrecken (parallel zu den Wort-Leitungen/Transistor-Gate-Bereichen 4b, und senkrecht zu der oben genannten Richtung A, in der die Source-Leitungen 5 durch das Speicherbauelement 1 verlaufen). Wie in 10b gezeigt, können die Streifen von verbleibendem Lack 40 in dem Speicher-Array-Bereich zum Beispiel eine Breite von zum Beispiel ungefähr 2F aufweisen. Des Weiteren sind, wie in den 10b und 10d gezeigt, die longitudinalen Mittelachsen der oben genannten belichteten Bereiche 41, wo der Lack 40 entfernt wurde, auf den longitudinalen Mittelachsen der oben genannten Bereiche 21, gezeigt in 8a, 8b, zentriert, die stehen gelassen wurden, als die oben genannten, in Bezug auf die 8a, 8b beschriebenen Metall 1-Lithographie- und Ätz-Prozesse ausgeführt wurden (d.h. zentriert in Bezug auf die longitudinalen Mittelachsen der Bereiche 21, wo die oben genannten n-p-n-dotierten Transistorbereiche 4a, siehe 1a, später zu bilden sind).

Daraufhin werden, wie in den 10a, 10b, 10d gezeigt in dem Speicher-Array-Bereich des Speicherbauelements 1 (aber nicht in dem Randbereich, siehe 10c) entsprechende Kontaktlöcher 50 ausgebildet, vorzugsweise – entsprechend ähnlich den zum Ausbilden der oben genannten Kontaktlöcher 13 in dem Randbereich verwendeten Verfahren, und wie unter Bezug auf 5c beschrieben – unter Verwendung eines entsprechenden 4-Schritt-Ätzens, zum Beispiel eines entsprechenden SiO2/SiC/SiO2/SiN-Ätz-Prozesses. Wie in den 10a, 10b, 10d gezeigt, erstrecken sich die Kontaktlöcher 50 ganz durch die oben genannten Schichten 9, 10, 11, 12b (genauer: die oben genannten, stehen gelassenen Bereiche 21) – jedoch nicht durch das Metall 30, da das oben genannte Kupfer-Metall und der TaN/Ta Barrier 31 ein Ätzen hiervon verhindert – so dass die oben genannten Source-Leitungen 5 zum Teil offengelegt werden. Somit wird ein Ätzen durchgeführt, das mit Bezug auf die oben genannte erste Metallschicht, hier: die Transistor-Gate-Bereiche/Wort-Leitungen 4b selbst-ausrichtend bzw. selbst-aligned ist.

Nach dem Durchführen des oben genannten 4-Schritt-Ätzens, wird der (verbliebende) Lack 40 sowohl in dem Speicher-Array-Bereich als auch dem Randbereich des Speicherbauelements 1 entfernt.

Daraufhin werden, wie in den 11a, 11b gezeigt ist, die oben genannten (Nanodraht-) n-p-n-dotierten Transistorbereiche 4a in den oben genannten Kontaktlöchern 50 ausgebildet. Zu diesem Zweck wird in einem ersten Schritt ein Katalysator 51 auf der Oberfläche der offengelegten, exponierten Teile der Source-Leitungen 5 abgeschieden, zum Beispiel unter Verwendung eines Elektro-losen Abscheideverfahrens. Der Katalysator 51 kann zum Beispiel überwiegend ein entsprechendes Silizit-bildendes Metall aufweisen, wie zum Beispiel Ti, Pd, Pt, Au, Cu, Co, Cr, Hf, Ir, Mn, Mo, Ni, Rh, Ta, W, Zr, etc. Daraufhin kann der auf der Oberfläche der (offengelegten, exponierten) Teile der Source-Leitungen 5 abgeschiedene Katalysator 51 erhitzt werden, so dass seine Fläche durch Koagulieren reduziert wird. Dadurch kann, wie aus der Beschreibung unten klar wird, die Kontaktfläche zwischen dem noch zu bildenden n-p-n-dotierten Transistorbereichen 4a, und dem schaltaktiven Material 2 (ebenfalls später zu bilden) weiter reduziert werden, was die Stromdichte in dem schaltaktiven Material 2 weiter erhöht.

Daraufhin lässt man unter Verwendung des oben genannten Katalysators 51 in den Kontaktlöchern 50 einen entsprechenden Nanodraht/Nanorohr/Nanofaser wachsen (zum Beispiel einen entsprechenden Si Nanodraht, wie zum Beispiel beschrieben in Cui, Y., Duan, X., Hu, J., Lieber, C.M.: J. Phys. Chem. B 2000, 103, 5213, oder einen beliebigen anderen brauchbaren Nanodraht/Nanorohr/Nanofaser, zum Beispiel einen entsprechenden Kohlenstoff-Nanodraht/Nanorohr/Nanofaser, etc.), so dass schließlich die oben genannten n-p-n-dotierten Transistorbereiche 4a gebildet werden. Wie in 11a zu sehen, bleibt der Katalysator 51 (nicht in 11b gezeigt), während der entsprechende Nanodraht/Nanorohr/Nanofaser wächst an dessen Spitze stehen. Wie weiter in 11a gezeigt ist, bleibt zwischen dem Nanodraht/Nanorohr/Nanofaser und den oben genannten Schichten 9, 10, 11/dem oben genannten Barrier 31 ein freier Raum. Des Weiteren kann – wie in 11b gezeigt – der Nanodraht/Nanorohr/Nanofaser einen Querschnitt aufweisen, der im Wesentlichen rund ist. Der Durchmesser des Nanodrahts/Nanorohrs/Nanofaser kann relativ klein sein, zum Beispiel unter 1F, zum Beispiel zwischen 0,1F und 1F, zum Beispiel zwischen 0,2F und 0,5F, etc.

Gemäß 11a kann ein unterer Abschnitt des Nanodrahts/Nanorohrs/Nanofaser n-dotiert (oder alternativ: p-dotiert) sein, ein mittlerer Abschnitt des Nanodrahts/Nanorohrs/Nanofaser kann p-dotiert (oder alternativ: n-dotiert) sein, und ein oberer Abschnitt des Nanodrahts/Nanorohrs/Nanofaser kann wieder n-dotiert (oder alternativ: p-dotiert) sein. Die entsprechende Dotierung des Nanodrahts/Nanorohrs/Nanofaser kann zum Beispiel dadurch erreicht werden, dass entsprechende Gase während des Wachsens des Nanodrahts/Nanorohrs/Nanofaser in die Atmosphäre zugegeben werden. Zum Beispiel kann, während der oben genannte untere Abschnitt des Nanodrahts/Nanorohrs/Nanofaser wächst zum Beispiel PH3 zu der Atmosphäre zugegeben werden, so dass ein entsprechendes n-Dotieren des unteren Abschnitts des Nanodrahts/Nanorohrs/Nanofaser erreicht wird. Des Weiteren kann, während der oben genannte mittlere Abschnitt des Nanodrahts/Nanorohrs/Nanofaser wächst zum Beispiel B2H6 zu der Atmosphäre zugegeben werden, so dass ein entsprechendes p-Dotieren des mittleren Abschnitts des Nanodrahts/Nanorohrs/Nanofaser erreicht wird. Schließlich kann, während der obere Abschnitt des Nanodrahts/Nanorohrs/Nanofaser wächst, wieder PH3 zu der Atmosphäre zugegeben werden, so dass ein entsprechendes n-Dotieren des oberen Abschnitts des Nanodrahts/Nanorohrs/Nanofaser erreicht wird.

Nach dem Ausbilden des Nanodrahts/Nanorohrs/Nanofaser wird, wie in den 12a, 12b, 12c gezeigt, das Gate-Oxid der Transistoren 4 ausgebildet, zum Beispiel durch konformes Abscheiden von SiO2 i) in dem oben genannten freien Raum zwischen dem Nanodraht/Nanorohr/Nanofaser, und den Schichten 9, 10, 11/dem Barrier 31, und ii) über dem Metall 30 (hier: Cu)/über dem Barrier 31 (siehe zum Beispiel die in den 12a, 12b, 12c gezeigte SiO2-Schicht 60). Dabei kann (insbesondere für den oben genannten Schritt i)) zum Beispiel ein entsprechender thermischer SiO2 Abscheideprozess verwendet werden, und/oder (insbesondere für den oben genannten Schritt ii)) zum Beispiel ein entsprechendes CVD-(chemical vapor deposition-) oder ALD-(atomic layer deposition-)Verfahren etc. Daraufhin wird ein entsprechendes Polierverfahren ausgeführt, zum Beispiel ein entsprechender CMP- (chemical mechanical polishing-)Prozess, wobei der oben genannte Katalysator 51 oben auf dem Nanodraht/Nanorohr/Nanofaser entfernt wird.

Daraufhin wird, wie in den 1a und 1b gezeigt ist (entsprechend wie bei herkömmlichen Phasenwechselspeicherbauelementen mit wahlfreiem Zugriff ("PCRAM") der Fall) das "schaltaktive" Material 2 abgeschieden, zum Beispiel das oben genannte Ge-Sb-Te ("GST") Verbindungsmaterial 2 (hier: auf der oberen Oberfläche des Nanodrahts/Nanorohrs/Nanofaser, und der oberen Oberfläche der oben genannten SiO2-Schicht 60, d.h., im ganzen Speicher-Array-Bereich). Zum Abscheiden des "schaltaktiven" Materials 2 kann zum Beispiel ein entsprechender PVD-(physical vapor deposition-)Prozess, oder zum Beispiel ein entsprechender CVD-(chemical vapor deposition-)Prozess verwendet werden.

Daraufhin wird, wie ebenfalls in den 1a und 1b gezeigt ist (entsprechend wie bei herkömmlichen Phasenwechselspeicherbauelementen mit wahlfreiem Zugriff ("PCRAM") der Fall), die Elektrode 3 auf dem "schaltaktiven" Material 2 abgeschieden, d.h. auf dem ganzen Speicher-Array-Bereich. Daraufhin werden entsprechende Lithographie- und Ätz-Prozesse durchgeführt, um zu erreichen, dass die Elektrode 3 und das "schaltaktive" Material 2 – wie in 1b gezeigt – beide zum Beispiel einen im Wesentlichen rechteckigen oder quadratischen Querschnitt aufweisen, und zum Beispiel eine Breite und Länge von zum Beispiel ungefähr 1F aufweisen.

Wie in 1a gezeigt, ist die vertikale Achse des "schaltaktiven" Materials 2 (und der Elektrode 3) auf der vertikalen Achse des Nanodrahts/Nanorohrs/Nanofaser (d.h. den n-p-n-dotierten Transistorbereichen 4a) zentriert. Die untere Oberfläche des "schaltaktiven" Materials 2 kontaktiert die obere Oberfläche des Nanodrahts/Nanorohrs/Nanofaser (und die obere Oberfläche derjenigen Teile der SiO2-Schicht 60, die den Nanodraht/Nanorohr/Nanofaser umgeben).

Daraufhin wird das oben genannte Isoliermaterial (nicht gezeigt) abgeschieden, zum Beispiel SiO2, das zugehörige Paare von schaltaktivem Material 2/Elektroden 3 von benachbarten Paaren von schaltaktivem Material 2/Elektroden 3 isoliert. Daraufhin wird ein entsprechender Polierprozess durchgeführt, zum Beispiel ein entsprechender CMP- (chemical mechanical polishing-) Prozess (so dass die obere Oberfläche des Isoliermaterials, und die Elektrode 3 poliert werden).

Obwohl hier spezifische Ausführungsbeispiele gezeigt und beschrieben wurden, wird von Fachmännern verstanden, dass zahlreiche andere und/oder äquivalente Implementierungen spezifische gezeigte und beschriebene Ausführungsbeispiele ersetzen können, ohne den Schutzbereich der vorliegenden Erfindung zu verlassen. Die Anmeldung beabsichtigt, jegliche Änderung und Variierung der spezifischen hier diskutierten Ausführungsbeispiele mit zu umfassen. Aus diesem Grund ist beabsichtigt, dass die Erfindung nur durch die Ansprüche und Äquivalente hiervon limitiert ist.

1
Speicherbauelement
2
schaltaktives Material
3
Elektrode
4
Nanodraht-Transistor
4a
n-p-n-dotierte Bereiche
4b
Transistor-Gate-Bereiche
5
Source-Leitungen
5a
Sourcen/Drains
5b
Gates
6
STI-Bereiche
7
Substrat
8
Transistor
9
SiN-Schicht
10
SiO2-Schicht
11
SiC-SChicht
12
SiO2-Schicht
12a
SiO2-Schicht
12b
SiO2-Schicht
13
Kontaktlöcher
14
Liner
15
Füllmaterial
20
geätzte Bereiche
21
stehengelassene Bereiche
30
Metall
31
Barrier
40
Lack
41
belichtete Bereiche
50
Kontaktlöcher
51
Katalysator
60
SiO2-Schicht


Anspruch[de]
Speicherbauelement, mit:

mindestens einem Nanodraht- oder Nanorohr- oder Nanofaser-Zugriffs-Transistor.
Speicherbauelement gemäß Anspruch 1, bei welchem das Speicherbauelement ein resistiv schaltendes Speicherbauelement ist. Speicherbauelement gemäß Anspruch 2, bei welchem das resistiv schaltende Speicherbauelement ein Phasenwechselspeicher mit wahlfreiem Zugriff ist. Speicherbauelement gemäß Anspruch 2, bei welchem das resistiv schaltende Speicherbauelement ein Conductive Bridging-Speicher mit wahlfreiem Zugriff ist. Speicherbauelement gemäß Anspruch 2, bei welchem der Nanodraht- oder Nanorohr- oder Nanofaser-Zugriffs-Transistor direkt ein schaltaktives Material des resistiv schaltenden Speicherbauelements kontaktiert. Speicherbauelement gemäß Anspruch 5, bei welchem eine Kontaktfläche zwischen dem Nanodraht- oder Nanorohr- oder Nanofaser-Zugriffs-Transistor und dem schaltaktiven Material des resistiv schaltenden Speicherbauelements eine Breite und/oder eine Länge und/oder einen Durchmesser aufweist, die/der kleiner als 1F ist. Speicherbauelement gemäß Anspruch 5, bei welchem eine Kontaktfläche zwischen dem Nanodraht- oder Nanorohr- oder Nanofaser-Zugriffs-Transistor und dem schaltaktiven Material des resistiv schaltenden Speicherbauelements eine Breite und/oder eine Länge und/oder einen Durchmesser zwischen 0,1F und 1F aufweist. Speicherbauelement gemäß Anspruch 5, bei welchem eine Kontaktfläche zwischen dem Nanodraht- oder Nanorohr- oder Nanofaser-Zugriffs-Transistor und dem schaltaktiven Material des resistiv schaltenden Speicherbauelements eine Breite und/oder eine Länge und/oder einen Durchmesser zwischen 0,2F und 0,5F aufweist. Speicherbauelement gemäß Anspruch 5, bei welchem das schaltaktive Material ein Chalkogenid oder ein Chalkogenidverbindungsmaterial aufweist. Speicherbauelement gemäß Anspruch 9, bei welchem das schaltaktive Material ein GST-Verbindungsmaterial aufweist. Speicherbauelement mit:

mindestens einem Nanodraht- oder Nanorohr- oder Nanofaser-Transistor mit einem vertikal angeordneten Nanodraht oder einem vertikal angeordneten Nanorohr oder einer vertikal angeordneten Nanofaser.
Speicherbauelement gemäß Anspruch 11, bei welchem das Speicherbauelement ein resistiv schaltendes Speicherbauelement ist. Speicherbauelement gemäß Anspruch 12, bei welchem das resistiv schaltende Speicherbauelement ein Phasenwechselspeicher mit wahlfreiem Zugriff ist. Speicherbauelement gemäß Anspruch 12, bei welchem das resistiv schaltende Speicherbauelement ein Conducting Bridging-Speicher mit wahlfreiem Zugriff ist. Speicherbauelement gemäß Anspruch 12, bei welchem ein Ende des vertikal angeordneten Nanodrahts oder des vertikal angeordneten Nanorohrs oder der vertikal angeordneten Nanofaser direkt ein schaltaktives Material des resistiv schaltenden Speicherbauelements kontaktiert. Speicherbauelement gemäß Anspruch 15, bei dem das andere Ende des vertikal angeordneten Nanodrahts oder des vertikal angeordneten Nanorohrs oder der vertikal angeordneten Nanofaser direkt eine Strom-Leitung kontaktiert. Speicherbauelement gemäß Anspruch 11, bei welchem der Transistor zusätzlich einen Transistor-Gate-Bereich aufweist. Speicherbauelement gemäß Anspruch 17, bei welchem der Transistor-Gate-Bereich Teil einer Wort-Leitung ist. Resistiv schaltendes Speicherbauelement mit:

einem Nanodraht- oder Nanorohr- oder Nanofaser-Transistor, der direkt ein schaltaktives Material kontaktiert; und Mitteln zum Wechseln des Zustands eines Nanodraht- oder Nanorohr- oder Nanofaser-Transistors.
Verfahren zum Herstellen eines Speicherbauelements, welches die Schritte aufweist:

– Herstellen eines Nanodrahts oder eines Nanorohrs oder einer Nanofaser; und

– Herstellen eines schaltaktiven Materials, welches direkt den Nanodraht oder das Nanorohr oder die Nanofaser kontaktiert.
Verfahren gemäß Anspruch 20, wobei der Nanodraht oder das Nanorohr oder die Nanofaser Teil eines Nanodraht- oder Nanorohr- oder Nanofaser-Transistors ist. Verfahren gemäß Anspruch 21, wobei der Nanodraht- oder Nanorohr- oder Nanofaser-Transistor zusätzlich einen Transistor-Gate-Bereich aufweist, und wobei das Herstellen des Nanodrahts oder des Nanorohrs oder der Nanofaser in Bezug auf den Transistor-Gate-Bereich selbst-ausrichtend ist. Speicherbauelement gemäß Anspruch 1, welches kapazitive Elemente zum Speichern von Daten aufweist. Speicherbauelement gemäß Anspruch 23, wobei das Speicherbauelement ein DRAM Speicherbauelement ist. Speicherbauelement gemäß Anspruch 1, bei welchem der Transistor ein Si-Nanodraht-Transistor ist. Speicherbauelement gemäß Anspruch 25, bei welchem der Transistor einen n-p-n- oder p-n-p-dotierten Nanodraht aufweist.






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