Die vorliegende Erfindung betrifft einen Phasenselektor, und genauer einen Phasenselektor mit der Funktionalität, eine Phase eines Ausgangstaktsignals zum Auslösen (Triggern) eines ein Flipflops (eines bistabilen Kippglieds) zu bestimmen, indem Phasen eines Eingangsdatensignals und eines Eingangstaktsignals verglichen werden.

In digitalen Schaltkreisen sind Taktsignale überaus wichtige Bezugssignale für den Zugriff auf digitale Daten. Üblicherweise wird der Latch-Zeitraum zum Zugreifen auf digitale Daten in digitalen Schaltkreisen unter Verwendung von Triggern bzw. Auslösern bestimmt, die sich entweder auf ansteigende Flanken oder auf abfallende Flanken beziehen. In manchen Fällen können, auch wenn zwei unterschiedliche Unterschaltkreise in einem Schaltkreissystem genau die gleiche Taktquelle nutzen, die Taktsignale und digitalen Daten, die zu den Unterschaltkreisen übertragen werden, aufgrund einer Übertragungsverzögerung oder einer Störung asynchron sein.

Man nehme hier eine Übertragungsvorrichtung mit zwei Flipflops als ein Beispiel. Es sei auf 1 und 2 Bezug genommen. 1 ist eine schematische Darstellung, welche digitale Daten darstellt, die zwischen zwei Flipflops 110 und 120 übertragen werden. 2 ist ein Zeitablaufdiagramm, das die Taktsignale und digitalen Daten in 1 darstellt. Ein Eingangsdatensignal D1 und ein Taktsignal C1 werden hierbei als Eingänge zum Flipflop 110 genutzt, welche die in 2 gezeigten Wellenformen und Zeitablaufverhältnisse aufweisen. Unter der Annahme, dass beide Flipflops 110 und 120 durch eine ansteigende Flanke ausgelöst werden, wird somit das Eingangsdatensignal D₁ bei t₁ gelatcht, das Flipflop 110 gibt die Latch-Daten bzw. gehaltenen Daten D_L an das Flipflop 120 aus und die Latch-Daten D_L erfahren einen Wechsel von „0" zu „1" ab t₁, wie in 2 gezeigt. Die jeweiligen Taktsignale C₁ und C₂ für die beiden Flipflops 110 bzw. 120 sind asynchron. Wenn eine Auslösung durch eine ansteigende Flanke des Taktsignals C₂ bei t₂ während des Zeitraums auftritt, in dem die Latch-Daten D_L von „0" nach „1" wechseln, wie in 2 gezeigt, werden somit Latchfehler im Flipflop 120 hervorgerufen, was zu Fehlern in der Übertragung der digitalen Daten führt.

Es ist deshalb eines der Ziele der vorliegenden Erfindung, einen Phasenselektor und ein darauf bezogenes Taktsignal-Auswahlverfahren zum Erzeugen eines geeigneten Referenztaktsignals in einer Datenübertragungsvorrichtung vorzusehen, wodurch die Genauigkeit des Lesens/Schreibens von Daten verbessert wird.

Gemäß einem Ausführungsbeispiel der vorliegenden Erfindung offenbart die vorliegende Erfindung einen Phasenselektor zum Ausgeben eines Ausgangstaktsignals an ein Flipflop gemäß einem Eingangsdatensignal, das vom Flipflop gelatcht wird, wobei der Phasenselektor umfasst: einen Taktsignalphasen-Einsteller zum Einstellen der Verzögerung eines Eingangstaktsignals, um ein erstes Taktsignal und ein zweites Taktsignal zu erzeugen, wobei sich die Taktsignalphasen des ersten Taktsignals und des zweiten Taktsignals unterscheiden; einen Phasendetektor zum Erfassen des Phasenverhältnisses zwischen dem Eingangsdatensignal und dem ersten Taktsignal, um ein Erfassungssignal zu erzeugen; eine Entscheidungsschaltung, die mit dem Phasendetektor verbunden ist, um ein Auswahlsignal gemäß dem Erfassungssignal zu erzeugen; und eine Auswahlschaltung, die mit der Entscheidungsschaltung verbunden ist, um das Eingangstaktsignal oder das zweite Taktsignal auszuwählen, um das Ausgangstaktsignal zum Flipflop gemäß dem ausgewählten Signal zu erzeugen.

Gemäß einem weiteren Ausführungsbeispiel der vorliegenden Erfindung offenbart die vorliegende Erfindung eine Datenübertragungsvorrichtung, umfassend: ein erstes Flipflop zum Halten bzw. Latchen eines Eingangsdatensignals, um ein Datensignal gemäß einem ersten Taktsignal auszugeben; ein zweites Flipflop, das mit dem ersten Flipflop verbunden ist, um das Datensignal zu latchen, um ein Ausgangsdatensignal gemäß einem Ausgangstaktsignal auszugeben; und einen Phasenselektor, der mit dem ersten Flipflop und dem zweiten Flipflop verbunden ist, um das Ausgangstaktsignal zum zweiten Flipflop gemäß einem Phasenverhältnis zwischen dem Datensignal und einem zweiten Taktsignal zu erzeugen; wobei die Frequenz des Ausgangstaktsignals im Wesentlichen gleich der Frequenz des zweiten Taktsignals ist.

Diese und andere Ziele der vorliegenden Erfindung werden ohne Zweifel für die Fachleute auf dem Gebiet nach dem Lesen der nachfolgenden ausführlichen Beschreibung des bevorzugten Ausführungsbeispiels, das in den verschiedenen Figuren und Zeichnungen dargestellt ist, offensichtlich werden.

1 ist eine schematische Darstellung von digitalen Daten, die zwischen zwei Flipflops gemäß dem Stand der Technik übertragen werden.

2 ist eine Zeitablaufdiagramm, das die Taktsignale und digitalen Daten in 1 darstellt.

3 ist eine schematische Darstellung einer Datenübertragungsvorrichtung mit einem Phasenselektor.

4 ist ein Zeitablaufdiagramm der Taktsignale und digitalen Daten in 3.

5 ist eine schematische Darstellung eines Ausführungsbeispiels eines Phasenselektors der vorliegenden Erfindung.

6 ist eine schematische Darstellung des Phasenselektors in 5 im Detail.

7 ist eine Wahrheitstabelle der dazugehörigen Signale in 6.

Es sei auf 3 und 4 Bezug genommen. 3 ist eine schematische Darstellung einer Datenübertragungsvorrichtung mit einem Phasenselektor 330 der vorliegenden Erfindung. 4 ist ein Zeitablaufdiagramm der Taktsignale und digitalen Daten in 3. Wie in 3 gezeigt, bestimmt der Phasenselektor 330, ob eine Phase eines Taktsignals C₂ verzögert werden muss, um ein Verzögerungstaktsignal C₃ gemäß Latch-Daten (bzw. gehaltenen Daten) D_L zu erzeugen. Dadurch kann das Verzögerungstaktsignal C₃ mit einer relativ verzögerten Phase verwendet werden, um Bitwerte der Latch-Daten D_L genau zu halten bzw. zu latchen. In 4 zum Beispiel verzögert der Phasenselektor 330 das Taktsignal C₂ für eine halbe Periode, d. h. 180 Grad einer Phase. Eine Anstiegsflanken-Auslösung des Verzögerungstaktsignals C₃ tritt bei t₃ für ein Flipflop 320 auf, um die Latch-Daten D_L zu latchen. Anders als das Taktsignal C₂ ohne Verzögerung (2) kann das Verzögerungstaktsignal C₃ mit einer relativ verzögerten Phase (4) Bitwerte der Latch-Daten D_L genau latchen. In praktischen Ausführungsbeispielen kann der auf das Taktsignal C₂ aufgebrachte Verzögerungsbetrag durch Schaltungsfachleute programmiert werden. Mit anderen Worten: das Taktsignal C₂ kann für einen anderen Verzögerungsbetrag als eine halbe Periode verzögert werden, falls dies zweckmäßig ist. Dementsprechend ist das Flipflop 310 in einem Ausführungsbeispiel der vorliegenden Erfindung in einem analogen Signalbereich angeordnet, und das Flipflop 320 ist in einem digitalen Signalbereich angeordnet. In solch einem Fall wird ein Signal D₁ von einem analogen Schaltkreis ausgegeben, und ein Signal D₀ wird zu einem digitalen Schaltkreis ausgegeben. In anderen Ausführungsbeispielen kann das Flipflop 310 in einem digitalen Signalbereich angeordnet sein, und das Flipflop 320 kann in einem analogen Signalbereich angeordnet sein. In einem solchen Fall wird das Signal D₁ von einem digitalen Schaltkreis ausgegeben und das Signal D₀ wird an einen analogen Schaltkreis ausgegeben. Es sei angemerkt, dass die beiden obigen Beispiele nicht als Einschränkung der vorliegenden Erfindung gedacht sind.

5 ist eine schematische Darstellung eines Ausführungsbeispiels eines Phasenselektors 500 der vorliegenden Erfindung. Der Phasenselektor 500 umfasst einen Taktsignalphasen-Einsteller 515, einen Phasendetektor 510, eine Entscheidungsschaltung 590 und ein Auswahlschaltung, wie einen Multiplexer 570. Der Taktsignalphasen-Einsteller 515 umfasst eine erste Verzögerungseinheit 550 und eine zweite Verzögerungseinheit 560. Die Entscheidungsschaltung 590 umfasst einen ersten Zähler 520, einen zweiten Zähler 530 und einen Steuerschaltkreis 505. Der Steuerschaltkreis 505 umfasst eine Auswahlschaltung 540 und eine Latch-Schaltung 580.

Die erste Verzögerungseinheit 550 verzögert ein Eingangstaktsignal C₂ um einige Grad der Phasenverzögerung, um ein erstes Verzögerungstaktsignal C_D1 zu erzeugen. Da der Phasendetektor 510 erfasst, dass eine Phase eines Eingangsdatensignals D_L hinter der des ersten Verzögerungstaktsignals C_D1 zurückbleibt, bleibt ein Erfassungssignal S₁ bei einem logischen Zustand „0" und ein weiteres Erfassungssignal S₂ ist eine fortlaufende Rechteckwelle. Wenn die Phase des Eingangsdatensignals D_L derjenigen des ersten Verzögerungstaktsignals C_D1 vorangeht, ist das Erfassungssignal S₁ eine fortlaufende Rechteckwelle und das Erfassungssignal S₂ bleibt beim logischen Zustand „0". Die Auswahlschaltung 540 entscheidet, ob ein Auswahlsignal S_W ausgegeben wird, um den Multiplexer 570 gemäß den Erfassungssignalen S₁ und S₂ umzuschalten. In einem bevorzugten Ausführungsbeispiel, das eine fehlerhafte Umschaltoperation des Multiplexers 570 verhindern kann, empfängt die Entscheidungsschaltung 590 die Erfassungssignale S₁ und S₂ jeweils über den ersten und zweiten Zähler 520 und 530 und gibt somit das Auswahlsignal S_W aus; und die zweite Verzögerungseinheit 560 verzögert das Eingangstaktsignal C₂ um einige Grad der Phasenverzögerung, um ein zweites Verzögerungstaktsignal C_D2 zu erzeugen. Der Multiplexer 570 wählt dann das Eingangstaktsignal C₂ oder das zweite Verzögerungstaktsignal C_D2 gemäß dem Auswahlsignal S_W als ein Ausgangstaktsignal C₃ aus. Mit anderen Worten: über das Auswahlsignal S_W zum Steuern des Multiplexers 570 wird gemäß einem Phasenverhältnis zwischen dem Eingangsdatensignal D_L und dem ersten Verzögerungstaktsignal C_D1 entschieden. Wenn die Phase des Eingangsdatensignals D_L derjenigen des ersten Verzögerungstaktsignals C_D1 vorangeht, wählt der Multiplexer 570 das Eingangstaktsignal C₂ als das Ausgangstaktsignal C₃ aus. Wenn die Phase des Eingangdatensignals D_L jedoch hinter der des ersten Verzögerungstaktsignals C_D1 zurückbleibt, wählt der Multiplexer 570 das zweite Verzögerungstaktsignal C_D2 als das Aungangstaktsignal C₃ aus.

Nachdem die Auswahlschaltung 540 das Auswahlsignal S_W sendet, um den Multiplexer 570 umzuschalten, sendet die Latch-Schaltung 580 außerdem ein Deaktivierungssignal S_DIS an die Auswahlschaltung 540. Das Deaktivierungssignal S_DIS hindert somit die Auswahlschaltung 540 am Umschalten des Multiplexers 570, wodurch eine Systeminstabilität aufgrund häufiger Umschaltvorgänge vermieden wird. Nachdem die Auswahlschaltung 540 für einen geeigneten Zeitraum gestoppt wurde, sendet die Latch-Schaltung 580 ein Aktivierungssignal S_EN, um die Auswahlschaltung 540 neu zu starten.

6 ist eine schematische Darstellung des Phasenselektors in 5 im Detail. Wie in 6 gezeigt, umfasst der Phasendelektor 600 einen Zweipunkt-Phasendetektor 610, einen ersten Zähler 620, einen zweiten Zähler 630, ein UND-Gatter 640, eine Verzögerungsschaltung 650, ein NICHT-ODER-Gatter 660, einen Multiplexer 670, ein NICHT-Gatter 680 und ein ODER-Gatter 690. Das UND-Gatter 640, das NICHT-ODER-Gatter 660 und das ODER-Gatter 690 bilden einen Steuerschaltkreis 605. Die Verzögerungsschaltung 650 verzögert ein Eingangstaktsignal C₂ für eine viertel Periode, d. h. 90 Grad einer Phase, um ein erstes Verzögerungstaktsignal C_D1 zu erzeugen. Das NICHT-Gatter 680 kehrt das Eingangstaktsignal C₂ um, um ein zweites Verzögerungstaktsignal C_D2 zu erzeugen. Mit anderen Worten: das NICHT-Gatter 680 verzögert das Eingangstaktsignal C₂ um 180 Grad der Phase. Das zweite Verzögerungstaktsignal C_D2 wird somit zum Multiplexer 670 gesandt. Wenn eine Phase eines Eingangsdatensignals D_L der des ersten Verzögerungstaktsignals C_D1 vorausgeht, ist ein Erfassungssignal S₁ eine fortlaufende Rechteckwelle, und ein weiteres Erfassungssignal S₂ bleibt bei einem Zustand „0". Wenn eine Rechteckwellenanzahl (d. h. eine Impulsanzahl) des Erfassungssignals S₁, die vom ersten Zähler 620 gezählt wird, einen Schwellenwert erreicht, dann geht die Phase des Eingangsdatensignals D_L der des ersten Verzögerungstaktsignals C_D1 voraus. Deshalb gibt der erste Zähler 620 ein erstes Auswahlsignal S_W1 mit einem logischen Zustand „1" aus. Da das Erfassungssignal S₂ beim Zustand „0" bleibt, ist eine Rechteckwellenanzahl des Erfassungssignals S₂, die vom zweiten Zähler 630 gezählt wird, Null. Somit gibt der zweite Zähler 630 ein zweites Auswahlsignal S_W2 mit einem logischen Zustand „0" aus. In solch einem Fall wählt der Multiplexer 670 das Eingangstaktsignal C₂ als ein Ausgangstaktsignal C₃ aus. Ansonsten wählt der Multiplexer 670 das zweite Verzögerungstaktsignal C_D2 als das Ausgangstaktsignal C₃ aus. Das erste und das zweite Auswahlsignal S_W1 und S_W2 werden an das NICHT-ODER-Gatter 660 angelegt, um ein Deaktivierungssignal S_DIS zu erzeugen. Das Deaktivierungssignal S_DIS und ein Aktivierungssignal S_EN werden an das ODER-Gatter 690 angelegt, um ein Rücksetzsignal S_R zu erzeugen. Ferner werden das Rücksetzsignal S_R und das erste Verzögerungstaktsignal C_D1 an das UND-Gatter 640 angelegt, um ein Steuersignal S_C zu erzeugen, um den ersten und den zweiten Zähler 620 und 630 zu steuern. Nach Boole'scher Berechnung kann die Beziehung zwischen dem Steuersignal S_C und anderen Signalen wie folgt dargestellt werden: S_C = C_D1·[S_EN + (S_W1 + S_W2)'

7 ist eine Wahrheitstabelle 700 des ersten Auswahlsignals S_W1, des zweiten Auswahlsignals S_W2, des Deaktivierungssignals S_DIS, des Aktivierungssignals S_EN, des Rücksetzsignals S_R, des ersten Verzögerungstaktsignals C_D1 und des Steuersignals S_C. Wie in 7 gezeigt, sind das erste und das zweite Auswahlsignal S_W1 und S_W2 beide logisch „0", wenn die vom ersten und zweiten Zähler 620 und 630 gezählte Rechteckwellenanzahl unter dem Schwellenwert liegt. Währenddessen ist das Deaktivierungssignal S_DIS „1", wodurch das Rücksetzsignal S_Rsicher „1" ist. Da das erste Verzögerungstaktsignal C_D1 ein Taktsignal ist, ist das Steuersignal S_C ebenfalls ein Taktsignal, das als ein Referenztaktsignal für den ersten und zweiten Zähler 620 und 630 dient. Mit anderen Worten fahren der erste und der zweite Zähler 620 und 630 fort, die Rechteckwellenanzahl zu zählen. Wenn irgendeine Rechteckwellenanzahl den Schwellenwert erreicht, verändert sich das korrespondierende Auswahlsignal (d. h. das erste Auswahlsignal S_W1 oder das zweite Auswahlsignal S_W2) zu einer logischen „1". Das Deaktivierungssignal S_DIS wird somit zu einer logischen „0". Währenddessen wird das Rücksetzsignal S_R logisch „0" und das Steuersignal S_C wird ebenfalls logisch „0", wenn das Aktivierungssignal S_EN nicht verfügbar ist, d.h. logisch „0" ist. Deshalb ist das Referenztaktsignal für den ersten und zweiten Zähler 620 und 630 „0", so dass der erste und der zweite Zähler 620 und 630 aufhören, die Rechteckwellenanzahl zu zählen. Zusätzlich dienen die Zähler als Speicher, um die Ergebnisse der Auswahlsignale S_W1 und S_W2 zu speichern. Wenn das Aktivierungssignal S_EN verfügbar ist, d. h. logisch „1" ist, wird das Rücksetzsignal S_R logisch „1" und das Steuersignal S_C ist wieder ein Taktsignal. Die Zähler werden an den ansteigenden Flanken des Aktivierungssignals S_EN auf „0" zurückgesetzt. Auf die oben beschriebene Weise wird der Steuerschaltkreis 605, der durch das NICHT-ODER-Gatter 660, das ODER-Gatter 690 und das UND-Gatter 640 gebildet wird, verwendet, um eine Systeminstabilität aufgrund häufiger Umschaltvorgänge des Ausgangstaktsignals C₃ zu vermeiden.

Die Fachleute auf dem Gebiet werden einfach erkennen, dass viele Modifikationen und Veränderungen der Vorrichtung und des Verfahrens vorgenommen werden können, während die Lehren der Erfindung beibehalten werden. Dementsprechend soll die obige Offenbarung so verstanden werden, dass sie nur durch Maß und Ziel der beigefügten Ansprüche beschränkt ist.