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Dokumentenidentifikation DE102005004379B4 27.12.2007
Titel Speicherbauelement und Verfahren zum Testen von Speicherbauelementen mit reparaturfähiger Redundanz
Anmelder Infineon Technologies AG, 81669 München, DE
Erfinder Perner, Martin, Dr., 81377 München, DE;
Kilian, Volker, 81669 München, DE
Vertreter Bosch, Graf von Stosch, Jehle Patentanwaltsgesellschaft mbH, 80639 München
DE-Anmeldedatum 31.01.2005
DE-Aktenzeichen 102005004379
Offenlegungstag 10.08.2006
Veröffentlichungstag der Patenterteilung 27.12.2007
Veröffentlichungstag im Patentblatt 27.12.2007
IPC-Hauptklasse G11C 29/24(2006.01)A, F, I, 20060516, B, H, DE

Beschreibung[de]

Die Erfindung betrifft ein Verfahren zum Testen der Funktionsfähigkeit von Speicherbauelementen, insbesondere von DRAM-Halbleiter-Bauelementen unter Benutzung reparaturfähiger Redundanz. Die Erfindung betrifft ferner ein Speicherbauelement mit reparaturfähiger Redundanz zur Anwendung des erfindungsgemäßen Verfahrens zum Testen von Speicherbauelementen.

Ein integriertes Speicherbauelement umfasst eine Vielzahl von Speicherzellen, die üblicherweise in einer Matrix von elektrisch leitenden Zuleitungen angeordnet sind. Die Matrix elektrischer leitender Zuleitungen ist aus Spalten- und Zeilenleitungen aufgebaut, die auch als Wortleitungen (WL) und Bitleitungen (BL) bezeichnet werden. Die Speicherzellen befinden sich jeweils an den Kreuzungspunkten der elektrisch leitenden Zuleitungen, die über eine obere und eine untere Elektrode mit der Speicherzelle verbunden sind. Um eine Änderung des Informationsinhalts in einer bestimmten Speicherzelle am adressierten Kreuzungspunkt herbeizuführen oder den Speicherzelleninhalt abzurufen, werden die betreffenden Wort- und Bitleitungen selektiert und entweder mit einem Schreibstrom oder mit eine Lesestrom beaufschlagt.

Es sind unterschiedliche Arten von Halbleiterspeichern bekannt, wie z.B. ein RAM (Random Acess Memory). Ein RAM-Speicherbauelement ist ein Speicher mit wahlfreiem Zugriff, d.h. es können Daten unter einer bestimmten Adresse abgespeichert und später unter derselben Adresse wieder ausgelesen werden. Eine bestimmte Art von RAM-Halbleiterspeichern sind DRAMs (Dynamic Random Access Memory), die im Allgemeinen nur ein einziges, entsprechend angesteuertes kapazitives Element pro Speicherzelle enthalten, wie z.B. einen Trench-Kondensator, mit dessen Kapazität jeweils ein Bit als Ladung gespeichert werden kann.

In einer DRAM-Speicherzelle bleibt jedoch die Ladung bzw. die gespeicherte Information nur verhältnismäßig kurze Zeit erhalten, weshalb regelmäßig ein so genannter „Refresh" durchgeführt werden muss, bei dem der entsprechende Informationsinhalt erneut in die Speicherzelle geschrieben bzw. aufgefrischt wird. Im Gegensatz zu den DRAMs muss bei SRAMs (Static Random Access Memory) kein „Refresh" durchgeführt werden, solange die Versorgungsspannung am Chip anliegt. Bei nicht-flüchtigen Speichertypen, wie z.B. EPROMs, EEPROMs und Flash-Speichern, bleiben die gespeicherten Daten auch dann gespeichert, wenn die Versorgungsspannung abgeschaltet wird.

Im vorliegenden Zusammenhang bezeichnet der Begriff Halbleiter-Speicherbauelement in erster Linie Halbleiter-Speicherbauelemente, wie z.B. Funktions-Speicherbauelemente (PLAs, PALs, etc.) und Tabellen-Speicherbauelemente, wie z.B. ROM- oder RAM-Halbleiter-Speicherbausteine, wie z.B. SRAMs und DRAMs, aber auch logische Halbleiter-Bauelemente, d.h. integrierte (analoge oder digitale) Rechenschaltkreise.

In Halbleiter-Bauelementen bzw. Speicherbausteinen werden bei der Herstellung durch zahlreiche Prozessierungsvorgänge integrierte Schaltkreise eingerichtet, die beispielsweise bei logischen Halbleiter-Bauelementen in der Lage sind, logische Funktionen auszuführen, d.h. Daten entsprechend vorgegebener Operationen, insbesondere nach einem programmierten Ablauf zu verarbeiten. In einem Halbleiter-Speicherbauelement, wie z.B. einem RAM-Halbleiter-Speicherbaustein, ist eine Vielzahl von Speicherzellen integriert, in denen durch gezieltes Anlegen einer Spannung elektrische Ladung als Informationseinheit (Bit) gespeichert bzw. ausgelesen werden kann.

Üblicherweise werden Halbleiter-Bauelemente im Verlauf des Fertigungsprozesses im halbfertigen und/oder fertigen Zustand noch vor dem Einbau in entsprechende Halbleiter-Baugruppen umfangreichen Tests zur Funktionsüberprüfung unterzogen. Unter Verwendung entsprechender Testgeräte bzw. Analysatoren können weitere Tests nach dem Einbau der Halbleiter-Bauelemente in die Halbleiter-Baugruppen bzw. Halbleiter-Module (sog. Modultests) durchgeführt werden, um die Interaktion der einzelnen Halbleiter-Bauelemente in der Halbleiter-Baugruppe zu überprüfen. Darüber hinaus können Tests zur Fehleranalyse erforderlich sein, wenn eine Halbleiter-Baugruppe nach dem Zusammenbau oder während des Betriebs Fehlfunktionen zeigt.

Zur gemeinsamen Fertigung von jeweils einer Vielzahl von Halbleiter-Bauelementen wird in der Regel ein sog. Wafer (eine dünne, aus einkristallinem Silizium hergestellte Scheibe) verwendet. Der Wafer wird zur Strukturierung der späteren Schaltkreise einer Anzahl von Bearbeitungsprozessen unterzogen, wie z.B. Beschichtungs-, Belichtungs-, Ätz-, Diffusions- und Implantations-Prozessen. Nachdem die Bearbeitungsprozesse abgeschlossen sind, werden die Halbleiter-Bauelemente vereinzelt, indem der Wafer zersägt oder geritzt und gebrochen wird, so dass dann die einzelnen Halbleiter-Bauelemente bzw. Bausteine zur weiteren Verarbeitung zur Verfügung stehen.

Nach der Fertigstellung der Halbleiter-Bauelemente (d.h. nach der Durchführung der o.g. Wafer-Bearbeitungsschritte) werden die Halbleiter-Bauelemente an einer oder mehreren (weiteren) Test-Stationen Testverfahren zur Funktionsüberprüfung unterzogen. Es können auch in sog. Scheibentests mit Hilfe entsprechender Testgeräte die fertig gestellten, noch auf dem Wafer befindlichen Bauelemente getestet werden. Nach dem Zersägen (bzw. dem Ritzen und Brechen) des Wafers werden die dann einzeln vorliegenden stehenden Bauelemente in einer Kunststoffmasse eingegossen (molding) und können anschließend in einer oder mehreren Test-Stationen weiteren Testverfahren unterzogen werden.

Bei der Herstellung eines Halbleiter-Bauelements wird folglich zunächst in so genannten Front-End-Prozessen (FE-Prozesse) ein Siliziumsubstrat gefertigt, das die gewünschten Speicherzellen bzw. integrierten Schaltkreise aufweist. Nach der Fertigstellung der Siliziumsubstrate bzw. Chips und deren Vereinzelung werden die elektrischen Anschlüsse (Kontakt-Pads) der Chips über elektrische Verbindungsleitungen (Bondwires) mit einem Kontaktrahmen (frame) verbunden („gebondet"), um die elektrische Kontaktierung des Siliziumsubstrats mit der Peripherie über äußere Kontaktstellen bzw. sogenannte Pins zu ermöglichen.

Anschließend werden die mit dem Kontaktrahmen verbundenen Chips zusammen mit dem Kontaktrahmen in der Regel in einem Kunststoffgehäuse eingegossen (molding), so dass ein gehäustes Halbleiter-Bauelement entsteht. Mehrere solcher Halbleiter-Bauelemente können dann zu einem Halbleiter-Modul zusammengesetzt werden. Alternativ ist es auch möglich, dass eine Anzahl von Halbleiter-Bauelementen noch vor dem Eingießen in separate Kunststoffgehäuse zu einem Halbleiter-Modul zusammengesetzt und erst anschließend in einem gemeinsamen Gehäuse miteinander vergossen werden. Die Prozesse nach der Vereinzelung der Halbleiter-Speicherbauelemente werden Back-End-Prozesse (BE-Prozesse) bezeichnet.

Bei der Herstellung von Speicherbausteinen werden folglich diverse Testschritte in den Herstellungsabschnitten des Front-End (FE), des Back-End (BE), beim Burn-In (BI) sowie an Halbleiterspeicher-Modulen ausgeführt. Einige dieser Testverfahren dienen dazu, ein nicht voll funktionsfähiges Speicherbauelement zu reparieren bzw. spezifikationskonform mit gewissem Vorhalt zu überprüfen. Im Folgenden wird ein für die meisten Halbleiterspeicherprodukte üblicher Prozessweg beschrieben, anhand dessen die Nachteile des gegenwärtig verwendeten Redundanz-Reparatur-Konzepts nach dem Stand der Technik aufgezeigt wird.

Im Herstellungsabschnitt des Front-End (FE) werden die Speicherbauelemente bzw. Speicherchips auf dem Wafer hochparallel und mit geringer Access- bzw. Zugriffs-Geschwindigkeit getestet. Dabei wird insbesondere bei DRAM-Speicherbauelementen festgestellt, welche der Speicherzellen einen ausreichenden Margin bzw. Vorhalt hinsichtlich der Retention-Anforderungen besitzen und welche Speicherzellen ggf. durch redundante Zellen ersetzt werden müssen und können. Wenn sämtliche defekte Speicherzellen durch einen Austausch mit redundanten Wortleitungen (WL) oder Bit-Leitungen (BL) ausgeblendet werden können, liegt ein reparaturfähiges Speicherbauelement (Repairable-Chip) vor.

Der Testprozess im FE-Herstellungsabschnitt umfasst das Testen im sog. Pre-Fuse- und Post-Fuse-Testschritt, bei dem fehlerhafte Spalten-Auswahl-Leitungen (Column-Select-Line, CSL) und Wortleitungen (WL) festgestellt werden, bevor bzw. nachdem durch „Fusing" die Reparatur durchgeführt wird. Der Testprozess erfolgt in der Regel bei mindestens einer bestimmten Testtemperatur, vorzugsweise bei einer hohen Temperatur HT (High-Temperature) und optional auch bei niedriger Temperatur LT (Low-Temperature). Bei den Column-Select-Lines handelt es sich um Ansteuerleitungen, die zu einer Gruppe von bestimmten Leseverstärkern (sense amplifier SA) führt, die bei einer Zeilen-Auswahl anhand der y-Adresse einer Speicherzelle ausgewählt werden. In dem Speicherbauelement sind so genannte Redundant-Column-Select-Lines (RCSL) vorgesehen, die im Austausch für defekte CSLs verwendet werden können.

Die im Pre-Fuse-Test gesammelten Redundanzinformationen jedes Speicherbauelements bzw. Chips auf dem Wafer werden anschließend in einem Fuse-Prozess irreversibel (per e-fuse oder laser-Fuse) eingebrannt und der Wafer wird hinsichtlich einer erfolgreich durchgeführten Reparatur getestet. In diesem Stadium liegen auf dem Wafer sowohl reparierte als auch nicht-reparierbare Chips. vor. Nicht-reparierbare Chips sind solche, deren verfügbare Redundanz nicht ausreicht, um ein voll funktionsfähiges und spezifikationskonformes Speicherelement mit definierter Speichergröße herzustellen.

Die getesteten und für vollständig funktionsfähig befundenen Chips bzw. Speicherbauelemente (FE-Pass-Parts) werden üblicherweise vom Wafer abgepickt und dem Back-End-Herstellungsabschnitt zugeführt, um sie in einem Gehäuse einzugießen. Die gehäusten Halbleiter-Bauelemente bzw. Speicherbausteine werden dann in einem so genannten Burn-In-Prozess bei hohen Spannungen und Temperaturen gestresst, vorgealtert und getestet. Anschließend werden die Halbleiter-Bauelemente im BE-Test bei geringer und bei hoher Temperatur (LT und HT) auf ihre Geschwindigkeitsleistung getestet. Die im BE-Test für funktionsfähig befundenen Speicherbausteine (BE-Pass-Parts) werden für den Aufbau von Speichermodulen zur Verfügung gestellt, wobei je Modul zwischen 4 und 36 Speicherbauelemente verbaut und nochmals getestet werden, um durch das Löten bedingte fehlerhafte Module auszusortieren. Ein fehlerhaftes Modul kann beispielsweise durch Lötdegradation entstehen, was durch Qualitätsminderung aufgrund der Temperatur-induzierten Alterung des Bausteines beim Löten verursacht wird.

Jedem Testschritt liegt in der Regel eine so genannte Prüfschärfe zugrunde, d.h. eine gezielte, über die Bausteinspezifikation hinausgehender Funktionalitäts-Vorhalt, auf den jede elektrische Schaltung bzw. jedes Speicherzellenfeld (Array) des DRAM-Speicherbauelements bezüglich bestimmter Fehlerursachen hin überprüft wird. Jeder Testschritt bringt aufgrund der Einstellung und Gewährleistung dieser Prüfschärfe einen gewissen Ausbeuteverlust mit sich, der im Laufe der Produktreife durch Test- und Prozessoptimierung immer weiter optimiert werden kann. Obwohl im letzten Herstellungsschritt des Modulaufbaus ausschließlich Pass-Parts verbaut werden, entstehen durch Lötdegradation harte (Retention-) Einzelzellenfehler, die das gesamte Modul insbesondere bei Hochtemperaturbetrieb zum Ausfall bringen können. Hierbei handelt es sich in der Regel um wenige, oftmals nur eine einzelne, defekte Speicherzelle im Speicherbauelement.

Ziel der sogenannten Single-Bit-Reparatur ist es, solche nach der im Front-End-Herstellungsabschnitt durchgeführten Reparatur entstandenen Defekte einzelner Speicherzellen (Einzelzellenfehler) im Speicherbauelement zu eliminieren. Dies geschieht beispielsweise durch das zur Verfügung stellen einer nachträglichen Reparaturmöglichkeit auf Komponenten- bzw. Modulebene des Speicherbauelement. Dabei wird vorausgesetzt, dass die zur Reparatur zur Verfügung gestellten Einzelzellen des Halbleiterspeichers möglichst einfach eingebunden werden können und dem erforderlichen Burn-In-Stress bereits ausgesetzt wurden oder diesen nicht benötigen. Die zur Reparatur zur Verfügung gestellten (redundanten) Einzelzellen des Halbleiterspeichers müssen ferner entsprechend den auszutauschenden Speicherzellen hinsichtlich aller Testanforderungen (FE/BI/BE) abgetestet werden bzw. diese bereits erfüllen oder gewährleisten können.

Die Eliminierung von Einzelzellen-Fehlern auf der Modul-Ebene ist insbesondere bei Speicherbauelementen mit hoher Speicherdichte von großem Interesse, da die Wahrscheinlichkeit eines Modulausfalls mit der Anzahl der enthaltenen Speicherbauelemente bzw. mit der Chipanzahl und mit der Speicherdichte pro Chip zunimmt. Dennoch ist die Möglichkeit der Einzelspeicherzellen-Reparatur auch einzelner Komponenten, insbesondere im BI-Test oder BE-Test von Vorteil. Während des Burn-In-Tests können bei hoher Temperatur aufgefundene Retention-Fehler eliminiert werden, indem Einzelzellenfehler in einem so genanten BE-Kalt-Test bei niedriger Temperatur oder in einem so genanten BE-Heiß-Test bei hoher Temperatur beseitigt werden. Auf diese Weise lässt sich der Gesamt-BE-Yield, d.h. die Ausbeute funktional getesteter Speicherbausteine nach dem BE-Test verbessern.

Eine bekannte Möglichkeit zur Reparatur fehlerhafter Speicherzellen besteht darin, DRAM-Speicherzellen zur Redundanz bereit zu stellen, um diese im Falle einer Einzelbit-Reparatur einzusetzen und somit z.B. auf Modul-Ebene die Ausbeute zu steigern. Diese Vorgehensweise bringt jedoch die Probleme mit sich, dass noch redundante Elemente für die Reparatur von Einzelspeicherzellen-Fehlern (Single-Bit-Repair bzw. Single-Bit-Redundanz, SBR) oder einer Bitgruppe für einen einzigen Zugriff vorhanden sein müssen. Darüber hinaus reicht die Kenntnis der Testqualität der noch vorhandenen Redundanz alleine zu dem Zeitpunkt des FE-Fusings nicht aus, um in späteren Testschritten, etwa nach dem BI- oder BE-Test die Redundanz-Speicherzellen einzusetzen. Ein Ersatz fehlerhafter Speicherzellen gegen nicht ausreichend scharf getestete Speicherzellen würde eine Generierung von Halbleiter-Speicherbauelementen oder Modulen mit geringerem Qualitätsstandard im Vergleich zu nicht reparierten Speicherbausteinen bedeuten. Damit würde der Einsatz einer nicht getesteten Redundanz mit geringerer Testschärfe ein potentielles Ausfallrisiko bergen. Ein Nachtesten der Reparierten Speicherbausteine im BI oder BE ist aus Kostengründen nicht erstrebenswert.

Die Qualität freier Redundanzen muss zu jedem Zeitpunkt einer Test-Abfolge bekannt sein, ohne dass diese nachträglich erneut angelegt oder gesondert getestet werden müssen, weil dadurch die Testzeit erhöht würde. Im Falle des BI könnte dies auch ein Überstressen der bereits gestressten Speicherbereiche zur Folge haben. Die Redundanz-Elemente müssen zugänglich bzw. adressierbar sein, damit diese auch überprüfbar sind. Die Redundanz-Speicherzellen müssen zusammen mit den regulären Speicherzellen mitgetestet bzw. gestresst werden und ggf. auch deaktiviert werden, wenn ein Fehler in der Redundanz festgestellt wird.

Die US 6,661,719 B1 beschreibt einen Halbleiterspeicher mit einem Speicherbereich, der sowohl normale als auch redundante Speicherzellen umfasst, wobei eine Auswahlschaltung vorgesehen ist, die zwischen der Adresse einer normalen oder einer redundanten Speicherzelle auswählen kann.

In der EP 1 197 759 B1 ist ein Komparator beschrieben, der zwei digitale Taktsignale miteinander vergleicht und an seinem Ausgang einen hohen Spannungspegel erzeugen kann, wenn eines der beiden Taktsignale einen hohen Spannungspegel aufweist.

Die vorliegende Erfindung hat zur Aufgabe, in getesteten und reparierten Halbleiter-Speicherbauelementen so genannten Redundanz-Speicherplatz zur Reparatur fehlerhafter Speicherkapazität des Halbleiter-Speicherbauelements zur Verfügung zu stellen, wobei der Redundanz-Speicherplatz auch noch im letzten Speicher-Prüfschritt zur Reparatur verwendet werden kann und dabei eine volle Testschärfe besitzt sowie sämtliche Zuverlässigkeitsanforderungen zur Reparatur von qualitativ hochwertigen Speicherbauelementen erfüllt.

Die Aufgabe wird gelöst durch Verfahren zum Testen der Funktionsfähigkeit eines Speicherbauelements mit den Merkmalen gemäß Anspruch 1 sowie durch ein Speicherbauelement mit den Merkmalen gemäß Anspruch 11.

Bevorzugte Ausführungsformen der Erfindung sind jeweils in den entsprechenden Unteransprüchen angegeben. Zur Lösung der oben genannten Aufgabe wird mit der vorliegenden Erfindung ein Redundanzkonzept bereitgestellt, bei dem eine Reparatur von einzelnen fehlerhaften Speicherzellen mit Hilfe von Spaltenredundanz erfolgt, welche die notwendige Prüfschärfe und den erforderlichen Speicherzellenstress erfahren hat und somit ohne Qualitätsverlust für das Halbleiter-Speicherbauelement für die fehlerhaften Speicherzellen eingesetzt werden kann.

Das technische Problem der Bereitstellung notwendiger Redundanz mit der erforderlichen Qualität wird folglich innerhalb der Redundanzanalyse im Pre-Fuse gelöst, d.h. während eines Testschritts oder einer Test-Abfolge im Herstellungsabschnitt des Front-Ends FE, bei dem fehlerhafte Spalten-Auswahl-Leitungen (CSL) sowie Wortleitungen (WL) festgestellt werden, bevor durch Fusing die Reparatur durchgeführt wird. Dabei wird eine ausgewählte Redundanz und eine reguläre Speicherreihe bzw. -spalte mit notwendiger Priorität zur SBR-Redundanz repariert und diese gemeinsam für die nachfolgenden Testschritte aneinander gekoppelt, wobei die Kopplung nur zu Testzwecken besteht. Dies kann vorzugsweise für jedes Speichersegment des Halbleiter-Speicherbauelements unabhängig vorgesehen werden.

Aufgrund der Kopplung der ausgewählten Redundanz, die möglichst nahe an dem vorzugsweise reparierten regulären Speicherbereich liegt, ist es möglich, im Falle einer noch nicht erfolgten Reparatur jeden Stress und jede Prüfung aufgrund der Ankopplung parallel implizit an der Redundanz durchzuführen und dabei den Testaufwand zu minimieren. Parallel zum Testen wird ermittelt, ob eine SBR-Redundanz bei weiteren Prüfschritten fehlerhafte Speicherzellen ersetzen kann, die SBR-Redundanz noch verfügbar oder unbrauchbar ist. Diese Information kann am Ende einer jeden Test-Insertion bzw. eines Testschritts oder einer Abfolge von Testschritten verwertet werden.

Die Reparatur erfolgt vorzugsweise irreversibel, wobei die oben genannte Redundanz verwendet wird, die durch Kopplung an ein reguläres Speicherelement mitgetestet wurde. Dies setzt voraus, dass die betreffende Redundanz bis zu diesem Zeitpunkt noch nicht verwendet wurde und zudem reparaturfähig ist, d.h. beim Test als "Pass" bewertet wurde und vorzugsweise unabhängig für jedes-Speichersegment des Halbleiter-Speicherbauelements vorliegt.

Es kann bereits beim Pre-Fuse entschieden werden, ob individuell für jedes Segment eine SBR-Reparatur-Bereitstellung aufgrund der errechneten Redundanzverwendung möglich ist, die evtl. aufgrund einer Abwägung der Ausbeute (Yield) im FE- und im BE-Herstellungsbereich zurückgestellt werden kann und erst zu einem spätern Zeitpunkt der Produktreife eingeführt wird.

Weitere vorteilhafte Merkmale des erfindungsgemäßen Verfahrens sind:

  • • Die Bereitstellung einer jederzeit einsetzbaren Redundanz, deren Qualität bezüglich des erfahrenes Stress und der Prüfschärfe innerhalb der üblichen Produktionsschritte zur Herstellung und Prüfung des Halbleiter-Speicherbauelements mit wächst, ohne zusätzlichen Testaufwand zu verursachen.
  • • Die lokale Verknüpfung ausgewählter Spalten-Auswahl-Leitungen (CSL) und redundanter Spalten-Auswahl-Leitungen (RCSL) bzw. Wortleitungen (WL) und redundanter Wortleitungen (RWL) zum parallelen Testen und Stressen der BL- bzw. WL-Redundanz mit Hilfe einer so genannten Pass/Fail-Bewertungsschaltung.
  • • Die Verbindung einer Pass/Fail-Bewertung mit der Abspeicherung der Information über die Reparaturfähigkeit des regulären Speicherelements bzw. des redundanten Elements oder dem einmaligen Austausch der beiden lokal verknüpften Speicherelemente im Rahmen einer jederzeit ausführbaren Reparatur.

Im Folgenden wird die vorliegende Erfindung anhand von bevorzugten Ausführungsbeispielen unter Bezugnahme auf die beigefügten Figuren beschrieben. In den Zeichnungen zeigt:

1 eine schematische Darstellung vom Aufbau eines Halbleiter-Speicherbauelements mit mehreren Arrays bzw. Speicherzellenfeldern gemäß einem bevorzugten Ausführungsbeispiel der vorliegenden Erfindung;

2 eine schematische Darstellung vom Aufbau eines Segments des in 1 gezeigten Halbleiter-Speicherbauelements mit einer Steuereinrichtung sowie einer Kopplungsschaltung bzw. Sticky-Pass/Fail-XOR-Schaltung zum Testen der Funktion eines Halbleiter-Speicherbauelements gemäß einem bevorzugten Ausführungsbeispiel der vorliegenden Erfindung; und

3 eine schematische Darstellung vom Aufbau einer Sticky-Pass/Fail-XOR-Schaltung im Detail zum Testen der Funktion eines Halbleiter-Speicherbauelements gemäß einem bevorzugten Ausführungsbeispiel der vorliegenden Erfindung; und

4 eine Tabelle, in der die logischen Ergebnisse der in 3 dargestellten Sticky-Pass/Fail-XOR-Schaltung wiedergegeben sind.

In 1 ist eine schematische Darstellung vom Aufbau eines Halbleiter-Speicherbauelements 1 gemäß einem bevorzugten Ausführungsbeispiel der vorliegenden Erfindung gezeigt. Wie oben erläutert, sind die einzelnen Speicherzellen bei Halbleiter-Speicherbauelementen 1, insbesondere bei DRAM-Speicherbauelementen in einer Vielzahl von Zeilen und Spalten nebeneinander liegend in einer rechteckförmigen oder quadratischen Matrix bzw. einem rechteckförmigen oder quadratischen Speicherzellenfeld bzw. Speicherzellen-Array 2 angeordnet. Um eine möglichst hohe Gesamt-Speicherkapazität zu erzielen und/oder um eine entsprechend hohe Daten-Lese- bzw. Daten-Schreib-Geschwindigkeit zu erreichen, können in einem RAM-Speicherbauelement bzw. RAM-Speicher-Chip (multibank chip) anstelle eines einzigen Arrays 2 mehrere, beispielsweise vier Einzel-Arrays, so genannte memory banks 2 vorgesehen sein.

Die Speicherzellen erstrecken sich in dem Array in x-Richtung und in y-Richtung, wobei die x-Richtung den Wortleitungs-Bereich darstellt, d.h. dass eine bestimmte Speicherzelle innerhalb des Arrays in x-Richtung durch die Wortleitungs-Adresse spezifiziert werden kann, und die y-Richtung den Bitleitungs-Bereich darstellt, d.h. dass eine bestimmte Speicherzelle innerhalb des Arrays in y-Richtung durch die Bitleitungs- oder Spaltenadresse spezifiziert werden kann. Um einen Schreib- oder Lesezugriff auf eine Speicherzelle durchzuführen, muss eine bestimmte Abfolge von Befehlen in dem Halbleiter-Speicherbauelement 1 eingehalten werden. Beispielsweise wird zunächst mit Hilfe eines Wortleitungs-Aktivier-Befehls (activate Befehl) eine entsprechende, einem bestimmten Einzel-Array (memory bank) 2 zugeordnete und durch die Zeilen-Adresse (Row-Address) definierte Wortleitung (WL) aktiviert. Daraufhin wird mit Hilfe eines entsprechenden Lese- oder Schreib-Befehls veranlasst, dass die durch die betreffende Spalten-Adresse (Column-Address) spezifizierten Daten ausgegeben bzw. eingelesen werden. Jede Speicherzelle ist mit einem Leseverstärker (sense amplifier) 8 ausgestattet, der als ein so genannter Differenzverstärker ausgeführt ist. Der Leseverstärker 8 detektiert den Dateninhalt der betreffenden Speicherzelle bei einem Lesezugriff, indem er die Spannungsdifferenz zwischen den beiden am Leseverstärker 8 angeschlossenen Bitleitungen detektiert, verstärkt, bereithält und bei entsprechender CSL-Auswahl oder y-Adressierung an den Datenbus weiterleitet.

Um ein fehlerfreies Arbeiten des DRAM-Speicherbauelements zu gewährleisten, müssen neben bestimmten Abfolgen von Befehlen auch Zeit-Bedingungen eingehalten werden. Um dies zu gewährleisten, ist eine Steuereinrichtung (nicht dargestellt) vorgesehen, welche die Signalabläufe im Halbleiter-Speicherbauelement steuert. Durch das oben erläuterte Einrichten mehrerer, voneinander unabhängiger Arrays (memory banks) in einem einzelnen DRAM-Speicherbauelement, für die von der Steuereinrichtung jeweils unabhängig voneinander entsprechende Wortleitungs-Aktivier- und -Deaktivier-Befehle etc. parallel erzeugt werden, können die beim Schreiben bzw. Lesen von Daten auftretenden Verzögerungszeiten reduziert, und damit die Leistungsfähigkeit des DRAM-Speicherbauelements 1 erhöht werden.

Jedes Speicherzellenfeld bzw. Speicherzellen-Array 2 (memory bank) umfasst mehrere Segmente 3, in denen jeweils eine Anzahl von beispielsweise 512 Wortleitungen untergebracht sind, die jeweils beispielsweise 2048 Bitleitungspaare ansteuern, wobei jedem Bitleitungspaar beispielsweise 512 Speicherzellen zugeordnet sind. Wie oben bereits erwähnt, ist jede Speicherzelle mit einem Leseverstärker (sense amplifier) verbunden, die jeweils in einer Reihe 8 neben den Speicherzellen untereinander auf dem Halbleitersubstrat angeordnet sind. Jedes Segment 3 ist in zwei Bereiche 4 und 5 von Speicherzellen unterteilt, wobei der Bereich 4 die regulären Speicherzellen beinhaltet und der Bereich 5 die redundanten Speicherzellen beinhaltet. Die redundanten Speicherzellen im Bereich 5 dienen zum Austausch bzw. Ersatz von regulären Speicherzellen aus dem Bereich 4, die bei einem der oben genannten Funktionstest als defekt (fail) erkannt worden sind.

In 2 ist eine schematische Darstellung vom Aufbau eines Segments 3 des in 1 gezeigten Speicherbauelements gezeigt. Wie bereits im Verbindung mit 1 erläutert, beinhaltet das Segment 3 eine Anzahl von Speicherzellen, die jeweils mit einem Leseverstärker verbunden sind, die in einer Reihe 8 neben den Speicherzellen untereinander angeordnet sind. Das Halbleiter-Speicherbauelement 1 ist ferner mit einer Steuereinrichtung ausgestattet, um den Signalverkehr zu und von den einzelnen Speicherzellen in jedem Segment 3 zu steuern.

Die Steuereinrichtung umfasst beispielsweise einen Multiplexer 9 der jeweils mit den Leseverstärkern 8 verbunden ist und zur Auswahl der Dateninhalte des Leseverstärkers 8 dient. Der Multiplexer 9 ist mit einem Treiber 10 verbunden, der anhand der y-Adresse eines Zugriffs-Befehls auswählt, welche Bits gelesen bzw. geschrieben werden sollen und der ferner die Verbindung zum Datenbus (nicht dargestellt) herstellt. Der Treiber leitet außerdem die vom Multiplexer 9 gelieferten Daten bzw. Signale aus der betreffenden Speicherzelle an einen Tester (nicht dargestellt) weiter. Der Tester stellt schließlich anhand der vom Treiber 10 beim Testen gelieferten Signale fest, ob eine Speicherzelle im Bereich 4 des Segments 3 funktionsfähig (pass) ist oder nicht funktionsfähig (fail) ist.

Das Segment 3 ist in die beiden Bereiche 4 und 5 unterteilt, wobei der Bereich 4 reguläre Speicherzellen beinhaltet und der Bereich 5 redundante Speicherzellen (SBR-Redundanzen) beinhaltet. An der Grenze zwischen den Bereichen 4 und 5 liegen zwei Speicherzellen nebeneinander, d.h. die unterste reguläre Speicherzelle aus dem Bereich 4 ist zu der obersten redundanten Speicherzelle aus dem Bereich 5 benachbart. Gemäß einem bevorzugten Ausführungsbeispiel der vorliegenden Erfindung sind die beiden benachbarten Speicherzellen über ihre entsprechenden Leseverstärker 8 und eine Kopplungsschaltung 12 miteinander verbunden.

Diese Kopplungsschaltung 12 umfasst vorzugsweise drei Marker-Bits 13, 14 und 15, die Informationen über den Zustand der Speicherzellen enthalten. Durch eine entsprechende Leseeinrichtung können die Dateninhalte der Marker-Bits 13, 14 und 15 gelesen und damit die Informationen über den Zustand bzw. die Verwendbarkeit der Speicherzellen entnommen werden. Das Marker-Bit 13 kann beispielsweise einen innerhalb eines Testschritts aufgetretenen Fehler einer der beiden Speicherzellen anzeigen (pass/fail-marker); das Marker-Bit 14 kann beispielsweise anzeigen, wenn die Speicherzelle bereits als redundante Speicherzelle für eine reguläre Speicherzelle aus dem Bereich 4 des Segments 3 benutzt wird (used-marker); und das Marker-Bit 15 zeigt beispielsweise an, ob die redundanten Speicherzellen in dem Bereich 5 des Segments 3 funktionsfähig sind oder nicht (pass/fail-marker). Während das Marker-Bit 13 wiederbeschreibbar ist, sind die Marker-Bits 14 und 15 jeweils nur einmal beschreibbar. Auf diese Weise wird sichergestellt, dass ein einmal bei einem Testschritt festgestellter Fehler bzw. die Benutzung der redundanten Speicherzellen dauerhaft vermerkt wird. Damit wird in den Marker-Bits 14 und 15 auch die Information haltend hinterlegt, ob das betreffende Segment 3 des Halbleiter-Speicherbauelements 1 einsatzfähig, repariert oder nicht reparabel ist.

Wenn nun ein Prozess zum Testen der Funktion des Halbleiter-Speicherbauelements 1 durchgeführt wird, wird in den Marker-Bits 13, 14 und 15 das Testergebnis bzw. die Informationen über die Verwendbarkeit bezüglich der Speicherzellen, die durch die Kopplungsschaltung 12 miteinander verbunden sind, gespeichert. Diese Informationen können über ein weiteres Steuerelement 11 zur weiteren Verwertung an den Multiplexer 9 übermittelt werden. Wenn beispielsweise ein Funktionstest ergibt, dass eine reguläre Speicherzelle im Bereich 4 nicht funktionsfähig (fail) ist, dagegen zumindest eine redundante Speicherzelle aus dem Bereich 5 funktionsfähig (pass) ist, kann über die Kopplungsschaltung 12 und das Steuerelement 11 die betreffende Adresse der redundanten Speicherzelle aus dem Bereich 5 an den Multiplexer 9 übermittelt werden, damit die Steuerung des Halbleiter-Speicherbauelements anstelle der defekten Speicherzelle aus dem regulären Bereich 4 die funktionsfähige Speicherzelle aus dem Redundanzbereich 5 des Segments 3 verwendet. Bei einem solchen Vorgang handelt es sich um eine so genannten Einzelbit-Reparatur (SBR, d.h. Single-Bit-Repair) oder auch Einzelbit-Redundanz (Single-Bit-Redundanz). Der SBR-Vorgang oder die SBR-Vorrichtung dient zur Reparatur nur einer defekten Speicherzelle oder Bitgruppe für einen einzigen Schreib- bzw. Lese-Zugriff.

Der Bereich 5 mit den redundanten Speicherzellen kann auch in einem anderen Segment 3 liegen als der Bereich 4 mit den regulären Speicherzellen. 2 zeigt folglich die Verbindung der Spalten-Auswahl-Leitungen (CSL) und der darin enthaltenen Leseverstärker (sense amplifier) 8 je zweier Bitleitungen in verschiedenen Segmenten 3 oder zweier Spalten-Auswahl-Leitungen (CSL) in je einem Segment durch eine Kopplungsschaltung 12. Bei dem in 2 dargestellten Ausführungsbeispiel der vorliegenden Erfindung ist die Kopplungsschaltung 12 als eine so genannte Sticky-Pass/Fail-XOR-Schaltung ausgebildet, welche die äquivalenten Leseverstärker 8 mindestens einer regulären Speicherzelle und den Leseverstärker 8 mindestens einer redundanten Speicherzelle miteinander verbindet.

Die Kopplungsschaltung 12 ermöglicht somit das gemeinsame beschreiben und gleichzeitige bewerten der Redundanz 7 und des regulären Speicherbereichs 4. Darüber hinaus kann in der Kopplungsschaltung 12 beispielsweise ein e-Fuse-Speicher vorgesehen sein, der zur segmentfeinen Speicherung der SBR-Verwendung des redundanten Bereichs 5 dient. Ein e-Fuse-Speicher kann ebenso der segmentfeinen Speicherung der Funktionalität des benutzten oder ungenutzten redundanten Bereichs 5 verwendet werden.

Die Bereitstellung und das Testen von Spalten-Auswahl-Leitungen (CSL), d.h. Ansteuerleitungen, die zu einer Gruppe bestimmter Leseverstärker (sense amplifier SA) führt, die bei einer bestimmten Zeilen-Auswahl anhand der y-Adresse des Schreib- bzw. Lesebefehls ausgewählt werden, durch redundante Spalten-Auswahl-Leitungen (RCSL, d.h. Redundant Column Select Line), die im Austausch für defekte CSLs verwendet werden (CSL-SBR-Redundanz) kann auf unterschiedliche Weise erfolgen, beispielsweise als FE-Test, oder z.B. als BI-/BE-/Modul-Test:

  • • Mittels eines bestimmten Testmode wird vorab entschieden, ob der Test/Stress an Speicherzellen des SBR-Speichers 5 durchgeführt werden soll, der an einer bestimmten Spalten-Auswahl-Leitung (CSL) gekoppelt ist.
  • • Die externe Pass/Fail-Bewertung erfolgt entsprechend dem Testergebnis des regulären Speicherzellenfeldes 4. Das reguläre Speicherzellenfeld 4 entspricht dann einem reparierten Speicherzellenfeld ohne SBR-Redundanz.

Gemäß einer Fall-Unterscheidung für ein „Pass"-Testergebnis, mit dem die Funktionsfähigkeit des regulären Speicherbereichs 4 festgestellt wird:

  • • Ist das Testergebnis für das reguläre Speicherzellefeld 4 „pass", so wird am Ende eines Tests bei eingeschaltetem parallelem Testen bewertet, ob die Redundanz 5 noch verwendbar bzw. funktionsfähig ist.
  • • Wird eine fehlerhafte SBR-Redundanz 7 im Bereich 5 festgestellt, kann per Test-Mode die fehlerhafte SBR-Redundanz deaktiviert werden, wenn diese nicht bereits deaktiviert ist. Dieser Vorgang wird im Marker-Bit 15 dauerhaft vermerkt, womit das Halbleiter-Bauelement 1 als nicht reparierbar gekennzeichnet ist.

Die Fall-Unterscheidungen in Abhängigkeit von dem Testergebnis des regulären Speicherbereichs 4, des gekoppelten regulären Speicherbereichs 6 und des gekoppelten redundanten Speicherbereichs 7 lassen sich wie folgt in einer Tabelle zusammenfassen:

Wenn im regulären Speicherzellenfeld 4 ein "Fall"-Testergebnis festgestellt wird, können die folgenden weiteren Fall-Unterscheidungen vorgenommen werden:

Lautet ein Testergebnis "Fail" und die Fail-Adresse ist bekannt, so wird am Ende des Tests optional per Test-Mode festgestellt, dass der betreffende Speicherbaustein repariert werden kann. Dies setzt allerdings voraus, dass die SBR-Redundanz 7 pass bzw. funktionsfähig ist.

Der Unterschied zu dem zuvor beschriebenen Fall besteht darin, dass der reguläre und an den SBR-Speicher gekoppelte Speicherbereich 6 als pass bzw. funktionsfähig, aber das reguläre Zellenfeld 4 als fail bzw. nicht funktionsfähig festgestellt wurde. In diesem Fall liegt ein Speicherfehler vor, der mit der auf dem Halbleiter-Speicherbauelement vorhandenen Redundanz repariert werden kann. Per Test-Mode kann die Fehleradresse dann in einen SBR-Addressen-Speicher zur anschließenden Reparatur übertragen werden. Dabei findet die Reparatur lediglich im adressierten Speichersegment selbst statt (Intrablock-Redundanz) und wird nur dann ausgeführt, wenn die Redundanz als benutzbar festgestellt wurde, d.h. wenn das betreffende Marker-Bit 15 und der Benutzungs-Marker 14 entsprechend gesetzt sind.

Nach einem weiteren Aspekt der vorliegenden Erfindung können die oben erläuterten Merkmale des erfindungsgemäßen Verfahrens beispielsweise durch die oben genannte Sticky-Pass/Fail-XOR-Schaltung als Kopplungsschaltung 12 realisiert werden, wie sie in 4 gezeigt ist. Eine solche Sticky-Pass/Fail-XOR-Schaltung 12 hat den Vorteil eines einfachen und platzsparenden Aufbaus und ist vorzugsweise auf dem Substrat des Halbleiter-Speicherbauelements 1 integriert. Über die Sticky-Pass/Fail-XOR-Schaltung 12 sind die Leseverstärker 8 mindestens einer regulären Speicherzelle aus dem regulären Speicherbereich 4 des Speichersegments 3 mit mindestens einer redundanten Speicherzelle aus dem redundanten Speicherbereich 5 des Speichersegments 3 gekoppelt, indem die Signale aus den Leseverstärkern 8 der betreffenden Speicherzellen über die Eingänge a und b der Sticky-Pass/Fail-XOR-Schaltung 12 zugeführt werden.

Der Vorgang des Testens besteht im Wesentlichen aus dem Schreiben eines bekannten Dateninhalts in die zu testende Speicherzelle(n) und dem anschließenden Lesen des Dateninhalts aus den betreffenden Speicherzelle(n). Die Speicherzelle(n) werden als funktionsfähig erkannt, wenn der beim Schreiben in der Speicherzelle abgelegte Dateninhalt beim Lesen wieder vorgefunden wird. Wenn die geschriebenen Daten von dem gelesenen Dateninhalt abweicht, ist die Speicherzelle nicht funktionsfähig. Bei der vorliegenden Erfindung werden zum Testen die Speicherzellen vorzugsweise über die Kopplungsschaltung 12 mit demselben Dateninhalt über die Anschlüsse a und b parallel geschrieben. Beim anschließenden Lesen der Dateninhalte aus den Speicherzellen über die Anschlüsse a und b in die XOR-Schaltung separat abgerufen. Die Kopplung der beiden Speicherzellen besteht folglich aus dem gemeinsamen Schreiben und dem separaten Lesen der Dateninhalte über die XOR-Schaltung der Kopplungsschaltung 12.

Das Signal am Eingang a stammt beispielsweise von dem Leseverstärker 8 mindestens einer regulären Speicherzelle aus dem regulären Speicherbereich 4, während das Signal am Eingang b aus dem Leseverstärker 8 mindestens einer redundanten Speicherzelle von dem redundanten Speicherbereich 5 stammt. Die Sticky-Pass/Fail-XOR-Schaltung 12 umfasst im Wesentlichen eine XOR-Schaltung sowie eine OR-Schaltung, wobei die Signale aus den Leseverstärkern 8 der betreffenden Speicherzellen zunächst über die Eingänge a und b in die XOR-Schaltung eingeleitet und dort miteinander verglichen werden. Das Ergebnis dieses Vergleichs wird über den Ausgang der XOR-Schaltung an den Eingang c der OR-Schaltung weitergeleitet. Sofern das Ergebnis der XOR-Schaltung einen hohen Spannungspegel bzw. eine logische „1" erzeugt hat führt dies am Ausgang d der OR-Schaltung ebenfalls zu einem hohen Spannungspegel bzw. eine logische „1".

Durch die Rückführung des Ausgangssignals der OR-Schaltung vom Ausgang d an den Eingang d' der OR-Schaltung wird erreicht, dass aufgrund eines einmal am Ausgang der XOR-Schaltung bzw. am Eingang d der OR-Schaltung aufgetretener hoher Spannungspegel bzw. eine logische „1" einen dauerhaften hohen Spannungspegel bzw. eine logische „1" am Ausgang der OR-Schaltung und damit am Ausgang der Sticky-Pass/Fail-XOR-Schaltung 12 verursacht. Auf diese Weise wird sichergestellt, dass ein einmal in einer gekoppelten Speicherzelle aus dem regulären Speicherbereich 4 oder in einer gekoppelten Speicherzelle aus dem redundanten Speicherbereich 6festgestellter Fehler, der sich beispielsweise durch einen hohen Spannungspegel bzw. eine logische „1" am Leseverstärker 8 der betreffenden Speicherzelle äußert, dieses Ergebnis nicht mehr verändert werden kann.

In 4 ist eine Tabelle gezeigt, in der die logischen Ergebnisse der in 3 dargestellten Sticky-Pass/Fail-XOR-Schaltung wiedergegeben sind. Das Ergebnis des logischen Vergleichs der Signale aus den Leseverstärkern 8 der gekoppelten Speicherzellen durch die Sticky-Pass/Fail-XOR-Schaltung 12 wird in den oben beschriebenen Marker-Bits 13, 14 und 15 durch entsprechende Dateninhalte, beispielsweise einer logischen „0" für „pass" und einer logische „1" für „fail" festgehalten.

Beim Vergleich von zwei unterschiedlichen Zuständen der Leseverstärker 8 kann folglich mittels der Sticky-Pass/Fail-XOR-Schaltung 12 festgestellt werden, ob ein Unterschied in den Werten der Leseverstärker 8 der gekoppelten Speicherzellen vorliegt. Durch die Kenntnis des Test-Ergebnisses in dem regulären Zellenfeld 4 kann dann auf den Zustand des gekoppelten SBR-Bereichs 7 geschlossen werden.

Wenn beim Testen im regulären Speicherzellenfeld 4 mehr als ein Fehler festgestellt wird (wobei die tatsächliche Fehleranzahl und Adresse unbekannt sein kann), das Sticky-Bit-Resultat aber „Pass" lautet, könnte evtl. eine Reparatur durch den SBR-Speicher 7 im Nachtest ohne Erfolg sein, weil die gekoppelten CSLs auf der gleichen x-Adresse und y-Adresse den Fehler synchron gespeichert haben oder weil im regulären Speicherzellenfeld 4 mehr als zwei Fehler aufgetaucht sind, von denen nur einer repariert werden konnte.

In beiden Fällen wird der Speicherbaustein 1 als Fail bzw. fehlerhaft beurteilt, so dass der Baustein ohnehin nicht unrepariert weiterverarbeitet wird. Wenn eine Reparatur auch ohne Kenntnis des Reparaturerfolgs durchgeführt werden soll, ist in beiden Fällen ein Nachtest und ein expliziter Nachtest des SBR-Speicherbereichs notwendig, womit definitiv festgestellt werden kann, ob der reparierte Baustein funktionstüchtig ist oder nicht.

Ein erster Instant-Nachtest ohne sofortiger SBR-Durchführung vor dem zweiten Instant-Nachtest mit sofortiger SBR-Druchführung kann bei den als bestätigbar fehlerhaften Speicherbausteinen u.U. klären, ob es sich bei dem festgestellten Bausteinfehler nur um einen zufälligen Kontaktfehler handelt. Auf diese Weise kann beispielsweise festgelegt werden, dass ausschließlich solche Halbleiter-Speicherbauelemente einer SBR-Reparatur unterzogen werden, die mindestens oder genau zweimal im Nachtest als Fail bzw. fehlerhaft beurteilt wurden.

Wie oben erläutert, kann mit der erfindungsgemäßen Kopplungsschaltung 12 auch eine im Laufe des Testverfahrens bereitgestellte Redundanz parallel beim Testen der regulären Speicherzellen im Hintergrund mitgetestet und im Falle eines Fehlers deaktiviert werden. Aufgrund der Vielzahl segmentweise verteilter SBR-Redundanzen besteht selbst bei einer Fehlererkennung nur in einem CSL die Möglichkeit, dass die übrigen noch freien Redundanzen in den restlichen Segmenten benutzt werden, sofern diese reserviert wurden und noch pass sind.

Wenn im Produktionsablauf während der Herstellung ein Fehler im regulären Speicherzellenfeld 4 festgestellt wird, kann mittels eines gesonderten Testers, der die Möglichkeit besitzt, die Fehleradresse zu loggen, die Fehleradresse nach dem Testen dem Speicherbaustein mit Hilfe eines Test-Modes übertragen werden. Ein Fuse-Kommando ersetzt in dem als fehlerhaft identifizierten Segment mindestens eine Adresse, ohne die Funktionalität der SBR-Redundanz zu kennen.

Optional kann die Fehleradresse auch in einem Selbsttest chipintern abgelegt werden, wodurch ein Zurückschreiben der Fehleradresse entfällt und ohne aufwendige Testverfahren und Tester eine chipindividuelle Reparatur ermöglicht wird. Dies ist insbesondere für Module mit parallel betriebenen Komponenten von Vorteil, insbesondere dann, wenn die Speicherkomponenten des Moduls über ein definiertes, stringentes und daher unflexibles Interface vom Tester abgeschirmt ist.

Der Reparatur-Schritt erfolgt dabei ähnlich wie im Falle einer Speicherzellen-Reparatur (SBR) mittels SRAM-Speicherzellen. Der Unterschied des CSL-SBR zum SBR bei einem SRAM besteht darin, dass im SRAM-Konzept zuverlässige SRAM-Zellen bereitgestellt werden, die weder gestresst noch getestet werden müssen und die einmalig ersetzt werden können. Die Reparatur erfolgt chipindividuell mit einer definierten Menge an SRAM-Zellen.

Bei der Anwendung der Methode zur Reparatur defekter Speicherzellen mit Hilfe von SRAM-Speicherzellen muss jedoch beachtet werden, dass:

  • • SRAM-Speicher bereitgestellt werden muss, der nicht anderweitig verwendet werden kann,
  • • die Größe des SRAM-Speichers im Laufe der Produktreife nicht angepasst werden kann, und
  • • der SRAM-Speicher einen größeren Platzbedarf hat.

Die Vorteile der SRAM-SBR-Methode bestehen dagegen darin, dass der SRAM-Speicher nicht getestet und gestresst werden braucht. Die Methode zur Reparatur defekter Speicherzellen mit Hilfe von SRAM-Speicherzellen ist sowohl schneller als auch zuverlässiger und benötigt keine spezielle Testlogik zum simultanen Stressen und Testen.

1
Halbleiter-Speicherbauelement
2
memory banks
3
Speicherzellenfeld bzw. Array
4
reguläres Speicherzellenfeld bzw. Speicherbereich
5
redundantes Speicherzellenfeld bzw. Speicherbereich
6
Untermenge aus dem regulären Speicherzellenfeld 4
7
Untermenge aus dem redundanten Speicherzellenfeld 5
8
Leseverstärker (sense amplifier)
9
Multiplexer
10
Treiber
11
SBR Adresse
12
Kopplungsschaltung bzw. Sticky-Pass/Fail-XOR-Schaltung
13
Pass/Fail-Bit
14
Benutzt-Marker-Bit
15
Defekt-Marker-Bit
a
Eingang der XOR-Schaltung bzw. der Kopplungsschaltung 12
b
Eingang der XOR-Schaltung bzw. der Kopplungsschaltung 12
c
Eingang der OR-Schaltung
d
Ausgang der OR-Schaltung bzw. der Kopplungsschaltung 12
d'
Eingang der OR-Schaltung


Anspruch[de]
Verfahren zum Testen der Funktionsfähigkeit eines Speicherbauelements, insbesondere eines DRAM-Halbleiter-Speicherbauelements, mit einer Steuerung und einem regulären Speicherbereich (4), der eine Anzahl von regulären Speicherzellen umfasst, sowie einem redundanten Speicherbereich (5), der eine Anzahl von redundanten Speicherzellen umfasst, wobei die redundanten Speicherzellen dazu dienen, eine oder mehrere defekte Speicherzellen aus dem regulären Speicherbereich (4) zu ersetzen,

wobei das Verfahren zumindest die folgenden Schritte umfasst:

• Koppeln von Signalen aus mindestens einer regulären Speicherzelle (6) aus dem regulären Speicherbereich (4) und aus mindestens einer redundanten Speicherzelle (7) aus dem redundanten Speicherbereich (5) über eine Kopplungsschaltung (12) mit zwei Eingängen (a, b), wobei der eine Eingang (a) mit der regulären Speicherzelle (6) verbunden wird und der andere Eingang (b) mit der redundanten Speicherzelle (7) verbunden wird,

• paralleles bzw. gleichmäßiges Belasten des regulären Speicherbereichs (4) einschließlich der mindestens einen regulären Speicherzelle (6) zusammen mit dem redundanten Speicherbereich (5) einschließlich der mindestens einen redundanten Speicherzelle (7), z.B. durch Temperatur-, Stress- und/oder Spannungs-Belastungen,

• paralleles Testen der Funktionsfähigkeit des regulären Speicherbereichs (4) einschließlich der mindestens einen regulären Speicherzelle (6) zusammen mit dem redundanten Speicherbereich (5) einschließlich der mindestens einen redundanten Speicherzellen (7),

• Auswertung und Fall-Unterscheidung aufgrund des Ergebnis des Testens auf Funktionsfähigkeit durch Vergleichen der von der regulären Speicherzelle (6) und von der redundanten Speicherzelle (7) beim Testen an die Kopplungsschaltung (12) gelieferten Signale, und

• Deaktivierung defekter Speicherzellen (6, 7).
Verfahren gemäß Anspruch 1, ferner umfassend den Schritt, dass beim Koppeln einer regulären Speicherzelle (6) aus dem regulären Speicherbereich (4) mit einer redundanten Speicherzelle (7) aus dem redundanten Speicherbereich (5) zwei einander benachbarte Speicherzellen (6, 7) über die Kopplungsschaltung (12) miteinander gekoppelt werden. Verfahren gemäß einem der vorangehenden Ansprüche 1 oder 2, ferner umfassend den Schritt, dass aufgrund des Ergebnis des Testens auf Funktionsfähigkeit eine oder mehrere defekte Speicherzellen aus dem regulären Speicherbereich (4) durch eine oder mehrere redundante Speicherzellen (7) aus dem redundanten Speicherbereich (5) ersetzt werden. Verfahren gemäß einem der vorangehenden Ansprüche, ferner umfassend den Schritt, dass aufgrund des Ergebnis des Testens auf Funktionsfähigkeit Fall-Unterscheidungen vorgenommen werden, ob der reguläre Speicherbereich (4) eine oder mehrere defekte Speicherzellen enthält, ob der redundante Speicherbereich (5) eine oder mehrere defekte Speicherzellen enthält und/oder ob das Speicherbauelement (1) reparierbar ist oder nicht. Verfahren gemäß einem der vorangehenden Ansprüche, ferner umfassend den Schritt, dass zum Ersatz einer oder mehrerer defekter Speicherzellen aus dem regulären Speicherbereich (4) durch eine oder mehrere redundante Speicherzellen (7) aus dem redundanten Speicherbereich (5) mittels der Steuerung des Speicherbauelements (1) eine Fehleradresse bzw. Speicheradresse einer defekten Speicherzelle durch eine Speicheradresse einer funktionsfähigen Speicherzelle aus dem redundanten Speicherbereich (5) ersetzt wird. Verfahren gemäß einem der vorangehenden Ansprüche, ferner umfassend den Schritt, dass ein Fuse-Kommando in einem als fehlerhaft identifizierten Segment (3) des Speicherbauelements (1) mindestens eine Fehleradresse bzw. Speicheradresse einer defekten Speicherzelle ersetzt. Verfahren gemäß einem der vorangehenden Ansprüche, ferner umfassend den Schritt, dass zum Testen der Funktionsfähigkeit ein Selbsttest innerhalb des Speicherbauelements (1) durchgeführt wird, wobei die Fehleradressen innerhalb des Speicherbauelements (1) abgelegt werden. Verfahren gemäß einem der vorangehenden Ansprüche, ferner umfassend den Schritt, dass zunächst die Funktionsfähigkeit des regulären Speicherbereichs (4) getestet wird, nachfolgend die Funktionsfähigkeit des regulären Speicherbereichs (4) einschließlich der mindestens einen regulären Speicherzelle (6) zusammen mit dem redundanten Speicherbereich (5) einschließlich der mindestens einen redundanten Speicherzelle (7) getestet wird und aus dem Vergleich der Testergebnisse der Zustand bzw. die Verwendbarkeit der miteinander gekoppelten Speicherzellen (6, 7) ermittelt wird. Verfahren gemäß einem der vorangehenden Ansprüche, ferner umfassend den Schritt, dass das Testen mittels einer Testvorrichtung durchgeführt wird, die angepasst ist, Fehleradressen defekter Speicherzellen der Speicherbereiche (4, 5) zu ermitteln, und mindestens eine Fehleradresse nach dem Testen von der Testvorrichtung an das getestete Speicherbauelement (1) vorzugsweise mit Hilfe eines Test-Modes übertragen wird. Verfahren gemäß einem der vorangehenden Ansprüche, wobei zum Testen der Speicherzellen (6, 7) gleiche Dateninhalte parallel in die Speicherzellen (6, 7) geschrieben und anschließend über die Kopplungsschaltung (12) separat gelesen werden. Speicherbauelement, insbesondere DRAM-Halbleiter-Speicherbauelement (1) mit einer Steuerung und einem regulären Speicherbereich (4), der eine Anzahl von regulären Speicherzellen umfasst, sowie einem redundanten Speicherbereich (5), der eine Anzahl von redundanten Speicherzellen umfasst, wobei die redundanten Speicherzellen dazu dienen, eine oder mehrere defekte Speicherzellen aus dem regulären Speicherbereich (4) zu ersetzen, wobei sowohl der reguläre Speicherbereich (4) als auch der redundante Speicherbereich (5) bei Herstellungs- und Testverfahren im Wesentlichen denselben Belastungen ausgesetzt waren und mindestens eine reguläre Speicherzelle (6) aus dem regulären Speicherbereich (4) sowie mindestens eine redundante Speicherzelle (7) aus dem redundanten Speicherbereich (5) über eine Kopplungsschaltung (12) zur Kopplung von Signalen aus der regulären Speicherzelle (6) und aus der redundanten Speicherzelle (7) miteinander verbunden sind, wobei die Kopplungsschaltung (12) zwei Eingänge (a, b) aufweist, von denen der eine Eingang (a) mit der regulären Speicherzelle (6) verbunden ist und der andere Eingang (b) mit der redundanten Speicherzelle (7) verbunden ist, und die Kopplungsschaltung (12) so ausgebildet ist, dass beim Testen der Funktionsfähigkeit des Speicherbauelements (1) bzw. der Speicherzellen (6, 7) durch einen Vergleich der von der regulären Speicherzelle (6) und von der redundanten Speicherzelle (7) gelieferten Signale über die Kopplungsschaltung (12) der Zustand der regulären Speicherzelle (6) und/oder der redundanten Speicherzelle (7) ermittelbar ist. Speicherbauelement gemäß Anspruch 11, wobei die Speicherzellen (6, 7) über ihre Leseverstärker (8) mit der Kopplungsschaltung (12) verbunden sind und die Speicherzellen (6, 7) vorzugsweise auf einem Halbleiter-Substrat benachbart angeordnet sind. Speicherbauelement gemäß einem der Ansprüche 11 oder 12, wobei in der Kopplungsschaltung (12) insbesondere während oder nach dem Testen der Funktionsfähigkeit des Speicherbauelements (1) Informationen über den Zustand der Speicherzellen (6, 7) gespeichert werden. Speicherbauelement gemäß einem der Ansprüche 11 bis 13, wobei die Kopplungsschaltung (12) eine Anzahl von Marker-Bits (13, 14, 15) aufweist, die Informationen über den Zustand bzw. die Verwendbarkeit der Speicherzellen im regulären Speicherbereich (4) und/oder im redundanten Speicherbereich (5) enthalten. Speicherbauelement gemäß einem der Ansprüche 11 bis 14, wobei die in den Marker-Bits (13, 14, 15) enthaltenen Dateninhalte bzw. Informationen über die Verwendbarkeit der Speicherzellen vorzugsweise über die Steuerung des Speicherbauelements (1) und/oder über eine externe Leseeinrichtung, wie z.B. eine externe Testvorrichtung, lesbar und/oder beschreibbar ist. Speicherbauelement gemäß einem der Ansprüche 11 bis 15, wobei die Kopplungsschaltung (12) ausgebildet ist, Informationen über den Zustand der Speicherzellen (6, 7) an die Steuerung des Speicherbauelements und/oder an eine externe Testvorrichtung weiterzuleiten. Speicherbauelement gemäß einem der Ansprüche 11 bis 16, wobei die Steuerung des Speicherbauelements (1) aufgrund der von der Kopplungsschaltung (12) gelieferten Informationen über den Zustand der Speicherzellen (6, 7) eine defekte Speicherzelle aus dem regulären Bereich (4) mit einer funktionsfähigen Speicherzelle (7) aus dem redundanten Bereich (4) ersetzt. Speicherbauelement gemäß einem der Ansprüche 11 bis 17, wobei die vorzugsweise auf dem Speicherbauelement (1) integrierte Kopplungsschaltung (12) ferner einen Ausgang aufweist und so ausgebildet ist, dass ein entweder am ersten Eingang (a) oder am zweiten Eingang (b) einmal aufgetretener hoher Spannungspegel bzw. eine logische „1" einen dauerhaften hohen Spannungspegel bzw. eine logische „1" am Ausgang der Kopplungsschaltung (12) verursacht. Speicherbauelement gemäß einem der Ansprüche 11 bis 18, wobei die Kopplungsschaltung (12) eine Sticky-Pass/Fail-XOR-Schaltung umfasst, die im Wesentlichen eine XOR-Schaltung sowie eine OR-Schaltung aufweist, so dass Signale aus den miteinander gekoppelten Speicherzellen (6, 7) über die Eingänge (a, b) in die XOR-Schaltung eingeleitet und dort miteinander verglichen werden und das Ergebnis des Vergleichs von der XOR-Schaltung an einen ersten Eingang (c) der OR-Schaltung weitergeleitet wird, deren Ausgang (d) mit dem zweiten Eingang (d') der OR-Schaltung verbunden ist. Speicherbauelement gemäß einem der Ansprüche 11 bis 19, wobei der erste Eingang (a) der Kopplungsschaltung (12) mit dem Leseverstärker (8) einer regulären Speicherzelle (6) aus dem regulären Speicherbereich (4) und der zweite Eingang (b) der Kopplungsschaltung (12) mit dem Leseverstärker (8) einer redundanten Speicherzelle (7) aus dem redundanten Speicherbereich (5) verbunden ist bzw. umgekehrt.






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