Die vorliegende Erfindung bezieht sich allgemein auf das Ausbilden integrierter Schaltkreise und insbesondere auf die Glättung einer Oberfläche einer Halbleiterstruktur.

Integrierte Schaltkreise umfassen eine große Anzahl einzelner Schaltkreiselemente wie beispielsweise Transistoren, Kondensatoren und Widerstände. Diese Elemente sind intern miteinander verbunden, um komplexe Schaltkreise wie Speichervorrichtungen, Logikbausteine und Mikroprozessoren auszubilden. Die Leistung integrierter Schaltkreise kann verbessert werden, indem die Anzahl von Funktionseinheiten im Schaltkreis vergrößert wird, um seinen Funktionsumfang zu erweitern und/oder indem die Arbeitsgeschwindigkeit der Schaltkreiselemente erhöht wird. Eine Verringerung der Strukturgrößen ermöglicht das Ausbilden einer größeren Anzahl von Schaltkreiselementen auf der gleichen Fläche, wodurch eine Erweiterung des Funktionsumfangs des Schaltkreises ermöglicht wird, und führt auch zu geringeren Signalausbreitungszeiten, wodurch eine Erhöhung der Arbeitsgeschwindigkeit der Schaltkreiselemente ermöglicht wird.

Feldeffekttransistoren werden in integrierten Schaltkreisen als Schaltelemente verwendet. Sie sind ein Mittel, um einen Strom zu steuern, der durch ein Kanalgebiet fließt, das sich zwischen einem Sourcegebiet und einem Draingebiet befindet. Das Sourcegebiet und das Draingebiet sind stark dotiert. In Transistoren vom n-Typ sind das Sourcegebiet und das Draingebiet mit einer Dotiersubstanz vom n-Typ dotiert. Umgekehrt sind in Transistoren vom p-Typ das Sourcegebiet und das Draingebiet mit einer Dotiersubstanz vom p-Typ dotiert. Die Dotierung des Kanalgebiets ist invers zur Dotierung des Sourcegebiets und des Draingebiets. Die Leitfähigkeit des Kanalgebiets wird durch eine Gate-Spannung gesteuert, die an eine Gate-Elektrode angelegt wird, die über dem Kanalgebiet ausgebildet ist und von diesem durch eine dünne isolierende Schicht getrennt ist. Abhängig von der Gate-Spannung kann das Kanalgebiet zwischen einem leiffähigen "Ein"-Zustand und einem im Wesentlichen nicht leitenden "Aus"-Zustand geschaltet werden.

Wenn die Größe von Feldeffekttransistoren verringert wird, ist es wichtig, eine hohe Leitfähigkeit des Kanalgebiets im "Ein"-Zustand beizubehalten. Die Leitfähigkeit des Kanalgebiet im "Ein"-Zustand hängt von der Konzentration der Dotiersubstanz im Kanalgebiet, der Beweglichkeit der Ladungsträger, der Ausdehnung des Kanalgebiets in der Breitenrichtung des Transistors und von dem Abstand zwischen dem Sourcegebiet und dem Draingebiet, der allgemein als "Kanallänge" bezeichnet wird, ab. Während eine Verringerung der Breite des Kanalgebiets zu einer Verringerung der Kanalleitfähigkeit führt, verbessert eine Verringerung der Kanallänge die Kanalleitfähigkeit. Eine Erhöhung der Ladungsträgerbeweglichkeit führt zu einer erhöhten Kanalleitfähigkeit.

Wenn die Strukturgrößen verringert werden, verringert sich auch die Ausdehnung des Kanalgebiets in der Breitenrichtung. Eine Verringerung der Kanallänge hat mehrere damit verbundene Probleme zur Folge. Zunächst sind fortschrittliche Fotolithografie- und Ätztechniken erforderlich, um Transistoren mit kurzer Kanalläng zuverlässig und reproduzierbar herzustellen. Außerdem werden hoch entwickelte Dotierprofile im Sourcegebiet und im Draingebiet benötigt, und zwar sowohl in der Vertikalrichtung als auch in der Längsrichtung, um einen geringen Schichtwiderstand und einen geringen Kontaktwiderstand in Kombination mit einer gewünschten Steuerbarkeit des Kanals bereitzustellen.

Im Hinblick auf die Probleme, die mit einer weiteren Verringerung der Kanallänge verknüpft sind, wurde vorgeschlagen, die Leistungsfähigkeit von Feldeffekttransistoren auch durch Vergrößern der Ladungsträgerbeweglichkeit im Kanalgebiet zu verbessern. Prinzipiell können zumindest zwei Ansätze verfolgt werden, um die Ladungsträgerbeweglichkeit zu verbessern.

Zunächst kann die Konzentration der Dotiersubstanz im Kanalgebiet verringert werden. Dadurch nimmt die Wahrscheinlichkeit von Streuvorgängen von Ladungsträgern im Kanalgebiet ab, was zu einer Zunahme der Leitfähigkeit des Kanalgebiets führt. Eine Verringerung der Dotierstoffkonzentration im Kanalgebiet beeinflusst jedoch die Schwellenspannung der Transistorvorrichtung erheblich. Dies führt dazu, dass die Verringerung der Dotierstoffkonzentration ein weniger attraktiver Ansatz ist.

Zweitens kann die Gitterstruktur im Kanalgebiet verändert werden, indem eine elastische Zugspannung oder eine elastische Druckspannung erzeugt wird. Dies führt zu einer veränderten Beweglichkeit der Elektronen bzw. der Löcher. Abhängig von der Stärke der elastischen Spannung kann eine elastische Druckspannung die Beweglichkeit der Löcher in einer Siliciumschicht deutlich verbessern und kann auch die Elektronenbeweglichkeit verbessern. Die Beweglichkeit der Elektronen kann auch verbessert werden, indem eine Siliciumschicht mit einer elastischen Zugspannung ausgestattet wird.

Ein Verfahren zum Ausbilden eines Feldeffekttransistors, bei dem das Kanalgebiet in verspanntem Silicium ausgebildet wird, wird im Folgenden mit Bezug auf die 1a bis 1d beschrieben.

1a zeigt eine schematische Querschnittsansicht einer Halbleiterstruktur 100 in einem ersten Stadium eines Herstellungsprozesses nach dem Stand der Technik. Die Halbleiterstruktur 100 umfasst ein Substrat 101. In dem Substrat 101 befindet sich ein aktives Gebiet 104. Flache Isoliergräben 102, 103, die Teil einer zusammenhängenden Isoliergrabenstruktur sein können, trennen das aktive Gebiet 104 von anderen Bestandteilen der Halbleiterstruktur 100, die in 1a nicht gezeigt sind. Eine Gate-Elektrode 106, die von dem Substrat 101 durch eine Gate-Isolierschicht 105 getrennt ist, ist über dem Substrat 101 ausgebildet. Die Gate-Elektrode 106 ist von einer Deckschicht 107 bedeckt und wird von ersten Seitenwandabstandshaltern 108, 109 flankiert. Das aktive Gebiet 104, die flachen Isoliergräben 102, 103, die Gate-Elektrode 106, die Gate-Isolierschicht 105 sowie die ersten Seitenwandabstandshalter 108, 109 und die Deckschicht 107 bilden zusammen Teile eines Transistorelements 130.

Beim Ausbilden der Halbleiterstruktur 100 wird das Substrat 101 bereitgestellt und die flachen Isoliergräben 102, 103 werden mit Hilfe den Fachleuten bekannter Verfahren der Fotolithografie, der Abscheidung und/oder der Oxidation ausgebildet. Anschließend werden Ionen einer Dotiersubstanz in das Substrat 101 implantiert, um das aktive Gebiet 104 auszubilden. Der Typ der Dotiersubstanzen entspricht der Dotierung des Kanalgebiets des zu bildenden Feldeffekttransistors. Folglich werden beim Ausbilden eines Transistors vom n-Typ Ionen einer Dotiersubstanz vom p-Typ implantiert, während beim Ausbilden eines Transistors vom p-Typ Ionen einer Dotiersubstanz vom n-Typ implantiert werden.

Nach dem Ausbilden des aktiven Gebiets 104 wird ein Oxidationsprozess durchgeführt, um die Gate-Isolierschicht 105 auszubilden. Anschließend werden die Gate-Elektrode 106 und die Deckschicht 107 mit Hilfe den Fachleuten bekannter Abscheidungs- und Fotolithografieverfahren ausgebildet. Daraufhin werden die ersten Seitenwandabstandshalter 108, 109 durch isotropes Abscheiden einer Schicht aus Abstandshaltermaterial und Durchführen eines anisotropen Ätzprozesses, bei dem Teile der Schicht aus Abstandshaltermaterial über im Wesentlichen horizontalen Teilen der Halbleiterstruktur 100 entfernt werden, während Teile der Schicht aus Abstandshaltermaterial, die sich auf den Flanken der Gate-Elektrode 106 befinden, auf dem Substrat 101 verbleiben und die ersten Seitenwandabstandshalter 108, 109 bilden, ausgebildet.

Eine schematische Querschnittsansicht der Halbleiterstruktur 100 in einem späteren Stadium des Herstellungsprozesses nach dem Stand der Technik ist in 1b gezeigt.

Ein erster Ätzprozess wird durchgeführt. Der erste Ätzprozess kann ein isotroper Ätzprozess sein, der dafür ausgelegt ist, selektiv das Material des Substrats 101 zu entfernen und das Material der Deckschicht 107 und der ersten Seitenwandabstandshalter 108, 109 im Wesentlichen unversehrt zu lassen, beispielsweise ein bekannter Trockenätzprozess. Die Deckschicht 107 und die ersten Seitenwandabstandshalter 108, 109 schützen die Gate-Elektrode 106, die Gate-Isolierschicht 105 und ein Kanalgebiet 140 unter der Gate-Elektrode 106 davor, von einem Ätzmittel, das bei dem ersten Ätzprozess verwendet wird, angegriffen zu werden.

Teile des Substrats 101 neben der Gate-Elektrode 106 werden jedoch weggeätzt. Dadurch werden neben der Gate-Elektrode 106 eine sourceseitige Vertiefung 110 und eine drainseitige Vertiefung 111 ausgebildet. Wegen der Isotropie des Ätzprozesses werden Teile des Substrats 101 unter den ersten Seitenwandabstandshaltern 108, 109 und wahlweise auch unter der Gate-Elektrode 106 entfernt. Deshalb können sich die Vertiefungen 110, 111 unter die Seitenwandabstandshalter 108, 109 und/oder die Gate-Elektrode 106 erstrecken, wobei die Oberfläche der Vertiefungen 110, 111 eine etwas gerundete Form hat.

Nach dem ersten Ätzprozess können die Vertiefungen 110, 111 eine raue Oberfläche haben. Die Bezugszeichen 112, 113 bezeichnen schematisch Unebenheiten der Oberfläche der Vertiefungen 110, 111. Wenn über dem Substrat 101 ein spannungserzeugendes Material abgeschieden würde, um die Vertiefungen 110, 111 wie unten beschrieben zu füllen, würden die Unebenheiten 112, 113 als Nukleationskeime wirken, was zu einem unerwünschten polykristallinen Wachstum des spannungserzeugenden Materials führen würde. Deshalb wird ein Glättungsprozess durchgeführt, um die Anzahl und Größe der Unebenheiten 112, 113 der Oberfläche zu verringern.

1c zeigt eine schematische Querschnittsansicht der Halbleiterstruktur 100 in noch einem weiteren Stadium des Herstellungsverfahrens.

In Verfahren zum Ausbilden eines Feldeffekttransistors nach dem Stand der Technik kann die Oberfläche der Vertiefungen 110, 111 durch einen Hochtemperatur-Ausbackprozess geglättet werden. Bei dem Hochtemperatur-Ausbackprozess wird die Halbleiterstruktur 100 ungefähr 30 Sekunden bis ungefähr 10 Minuten lang einer Temperatur im Bereich von ungefähr 800°C bis ungefähr 1000°C ausgesetzt. Während des Ausbackprozesses kann die Halbleiterstruktur 100 in eine Umgebung gebracht werden, die Wasserstoffgas enthält, das mit den Materialien der Halbleiterstruktur 100 im Wesentlichen nicht chemisch reagiert.

Während des Ausbackprozesses können Atome des Materials des Substrats 101 auf der Oberfläche der Vertiefungen 110, 111 diffundieren. Durch die Diffusion können die Atome Positionen erreichen, an denen sie auf energetisch günstige Art und Weise chemisch gebunden sind. Deshalb können sich die Atome beim Ausbackprozess in eine energetisch günstigere Anordnung umordnen. Da eine relativ glatte Oberfläche eine kleinere Anzahl von Atomen, die sich an energetisch ungünstigen Gitterplätzen befinden, enthält, wird die Oberflächenrauhigkeit des Substrats 101 in den Vertiefungen 110, 111 während des Ausbackprozesses verringert.

Die Umordnung der Atome im Ausbackprozess kann jedoch auch zu einer Verringerung der Tiefe der Vertiefungen 110, 111 in der Nähe der Gate-Elektrode 106 führen, wie in 1c gezeigt, da eine solche Umordnung zu einer Verringerung der Krümmung der Oberfläche des Substrats 101 in den Vertiefungen 110, 111 führt, was eine energetisch günstige Verringerung der Oberflächenenergie zur Folge hat. Deshalb können Teile der Vertiefungen 110, 111 in der Nähe der Gate-Elektrode 106, insbesondere Teile der Vertiefungen 110, 111, die sich unter die Seitenwandabstandshalter 108, 109 und/oder unter die Gate-Elektrode 106 erstrecken, mit Material des Substrats 101 gefüllt werden.

Spannungserzeugende Elemente 114, 115 werden neben der Gate-Elektrode 106 ausgebildet. Zu diesem Zweck werden die Vertiefungen 110, 111 mit einem Spannungserzeugenden Material gefüllt. In Verfahren zum Ausbilden eines Feldeffekttransistors nach dem Stand der Technik kann das Spannungserzeugende Material Siliciumgermanid umfassen. Wie die Fachleute wissen, ist Siliciumgermanid eine Legierung aus Silicium (Si) und Germanium (Ge). Auch andere Materialien können verwendet werden.

Siliciumgermanid ist ein Halbleitermaterial mit einer größeren Gitterkonstante als Silicium. Wenn Siliciumgermanid in den Vertiefungen 110, 111 abgeschieden wird, neigen die Siliciumatome und Germaniumatome in den spannungserzeugenden Elementen 114, 115 jedoch dazu, sich an die Gitterkonstante des Siliciums im Substrat 101 anzupassen. Deshalb ist die Gitterkonstante des Siliciumgermanids in den spannungserzeugenden Elementen 114, 115 kleiner als die Gitterkonstante eines massiven Siliciumgermanidkristalls. Deshalb steht das Material der spannungserzeugenden Elemente 114, 115 unter einer elastischen Druckspannung.

Die spannungserzeugenden Elemente 114, 115 können mit Hilfe von selektivem epitaktischem Aufwachsen ausgebildet werden. Wie die Fachleute wissen, ist das selektive epitaktische Aufwachsen eine Variante der plasmaverstärkten chemischen Dampfabscheidung, bei der Parameter der Abscheideprozesses derart angepasst werden, dass Material nur auf der Oberfläche des Substrats 101 in den Vertiefungen 110, 111 abgeschieden wird, während auf der Oberfläche der ersten Seitenwandabstandshalter 108, 109 und der Deckschicht 107 im Wesentlichen keine Abscheidung von Material stattfindet.

Da die spannungserzeugenden Elemente 114, 115 unter einer elastischen Druckspannung stehen, üben sie eine Kraft auf Teile des Substrats 101 in der Nähe der Gate-Elektrode 106 aus, insbesondere auf Teile des Substrats 101 im Kanalgebiet 140. Deshalb wird im Kanalgebiet 140 eine Druckspannung erzeugt.

1d zeigt eine schematische Querschnittsansicht der Halbleiterstruktur 100 in noch einem weiteren Stadium des Herstellungsverfahrens nach dem Stand der Technik.

Nach dem Ausbilden der spannungserzeugenden Elemente 114, 115 werden die ersten Seitenwandabstandshalter 108, 109 entfernt. Außerdem kann die Deckschicht 107 entfernt werden. Daraufhin werden ein erweitertes Sourcegebiet 116 und ein erweitertes Draingebiet 117 in Teilen des Substrats 101 und der spannungserzeugenden Elemente 114, 115 mit Hilfe eines den Fachleuten bekannten Ionenimplantationsprozesses ausgebildet. Bei dem Ionenimplantationsprozess werden Ionen einer Dotiersubstanz in das Substrat 101 und die spannungserzeugenden Elemente 114, 115 eingebracht. Falls ein Feldeffekttransistor vom n-Typ ausgebildet wird, werden Ionen einer Dotiersubstanz vom n-Typ eingebracht, während beim Ausbilden eines Transistors vom p-Typ Ionen einer Dotiersubstanz vom p-Typ eingebracht werden.

Anschließend werden neben der Gate-Elektrode 106 zweite Seitenwandabstandshalter 118, 119 ausgebildet. Daraufhin wird ein weiterer Ionenimplantationsprozess durchgeführt, um durch Einbringen von Ionen einer Dotiersubstanz ein Sourcegebiet 120 und ein Draingebiet 121 auszubilden.

Schließlich wird eine Wärmebehandlung durchgeführt, um die Dotiersubstanzen, die beim Ausbilden des erweiterten Sourcegebiets 116, des erweiterten Draingebiets 117, des Sourcegebiets 120 und des Draingebiets 121 eingebracht werden, zu aktivieren.

Ein Nachteil, der mit dem oben beschriebenen Verfahren zum Ausbilden eines Feldeffekttransistors nach dem Stand der Technik verbunden ist, ist, dass die elastische Spannung, die von den spannungserzeugenden Elementen 114, 115 erzeugt wird, unzureichend auf das Kanalgebiet 140 übertragen werden kann. Dies kann zu einer geringeren Vergrößerung der Beweglichkeit der Löcher und/oder der Elektronen im Kanalgebiet führen.

Die vorliegende Erfindung bezieht sich auf verschiedene Verfahren, mit denen einige oder alle der oben erwähnten Nachteile beseitigt oder zumindest verringert werden können.

Gemäß einer veranschaulichenden Ausführungsform der vorliegenden Erfindung umfasst ein Verfahren zur Verringerung der Rauhigkeit einer Oberfläche einer Halbleiterstruktur ein Aussetzen der Oberfläche der Halbleiterstruktur an einen Reaktionspartner. Zwischen dem Material der Halbleiterstruktur und dem Reaktionspartner wird eine chemische Reaktion durchgeführt. Bei der chemischen Reaktion bildet sich eine Schicht aus einem Reaktionsprodukt auf zumindest einem Teil der Oberfläche der Halbleiterstruktur. Die Schicht aus dem Reaktionsprodukt wird selektiv und vollständig entfernt. Ein selektiver epitaktischer Aufwachsprozess wird durchgeführt, um über zumindest einem Teil der Halbleiterstruktur eine Materialschicht abzuscheiden.

Gemäß einer weiteren veranschaulichenden Ausführungsform der vorliegenden Erfindung umfasst ein Verfahren zum Ausbilden einer Halbleiterstruktur Ausbilden eines Strukturelements auf einer Oberfläche eines Substrats. Ein erster Ätzprozess, der dafür ausgelegt ist, selektiv ein Material des Substrats zu entfernen und das Strukturelement im Wesentlichen unversehrt zu lassen, wird durchgeführt. Nach dem ersten Ätzprozess wird die Halbleiterstruktur einem Ätzmittel ausgesetzt und eine chemische Reaktion zwischen dem Material des Substrats und dem Reaktionspartner wird durchgeführt, wobei sich auf zumindest einem Teil des Substrats eine Schicht aus einem Reaktionsprodukt bildet. Ein zweiter Ätzprozess, der dafür ausgelegt ist, selektiv die Schicht aus dem Reaktionsprodukt zu entfernen und das Strukturelement und das Material des Substrats im Wesentlichen unversehrt zu lassen, wird durchgeführt.

Weitere Vorteile, Aufgaben und Ausführungsformen der vorliegenden Erfindung sind in den beigefügten Patentansprüchen definiert und werden anhand der folgenden ausführlichen Beschreibung besser ersichtlich, wenn diese mit Bezug auf die beigefügten Zeichnungen gelesen wird. Es zeigen:

1a bis 1d schematische Querschnittsansichten einer Halbleiterstruktur in Stadien eines Herstellungsverfahrens nach dem Stand der Technik; und

2a bis 2c schematische Querschnittsansichten einer Halbleiterstruktur in Stadien eines Herstellungsverfahrens gemäß der vorliegenden Erfindung.

Obwohl die vorliegende Erfindung mit Bezug auf die in der folgenden ausführlichen Beschreibung und in den Zeichnungen dargestellten Ausführungsformen beschrieben wird, sollte verstanden werden, dass die folgende ausführliche Beschreibung und die Zeichnungen nicht beabsichtigen, die vorliegende Erfindung auf die speziellen offenbarten Ausführungsformen einzuschränken, sondern dass vielmehr die beschriebenen veranschaulichenden Ausführungsformen lediglich Beispiele für die verschiedenen Aspekte der vorliegenden Erfindung geben, deren Umfang durch die beigefügten Patentansprüche definiert wird.

Die vorliegende Erfindung beruht allgemein auf der Erkenntnis, dass eine unzureichende Übertragung der elastischen Spannung, die von den spannungserzeugenden Elementen 114, 115 erzeugt wird, durch die Form der Vertiefungen 110, 111 verursacht werden kann, die nach dem Hochtemperatur-Ausbackprozess erhalten wird, der durchgeführt wird, um die Rauhigkeit der Oberfläche des Substrats 101 in den Vertiefungen 110, 111 zu verringern. Wie oben genauer ausgeführt, kann während des Ausbackprozesses Halbleitermaterial in Teilen der Vertiefungen 110, 111 neben der Gate-Elektrode 106 abgelagert werden, so dass die Tiefe der Vertiefungen 110, 111 in der Nähe der Gate-Elektrode 106 verringert werden kann und Teile der Vertiefungen 110, 111, die sich unter die Seitenwandabstandshalter 108, 109 und/oder die Gate-Elektrode 106 erstrecken, mit Halbleitermaterial gefüllt werden können. Deshalb befinden sich die spannungserzeugenden Elemente 114, 115 in einem größeren Abstand zu der Gate-Elektrode 106. Die Vertiefungen 110, 111 können auch in der Nähe der Gate-Elektrode 106 eine geringere Tiefe aufweisen. Dadurch können die Effektivität der Erzeugung der elastischen Spannung und die Tiefe des verspannten Gebiets unter der Gate-Elektrode 106 verringert werden.

Die vorliegende Erfindung stellt Verfahren zum Verringern der Rauhigkeit der Oberfläche einer Halbleiterstruktur bereit, bei denen eine Änderung der Form von Vertiefungen reduziert werden kann. Dadurch können spannungserzeugende Elemente näher am Kanalgebiet eines Feldeffekttransistors bereitgestellt werden und eine Tiefe der spannungserzeugenden Elemente in der Nähe des Kanalgebiets kann im Wesentlichen unverändert beibehalten werden. Die vorliegende Erfindung ist jedoch nicht auf Ausführungsformen beschränkt, in denen ein Feldeffekttransistor ausgebildet wird, der spannungserzeugende Elemente und/oder ein verspanntes Kanalgebiet umfasst. Statt dessen können Verfahren gemäß der vorliegenden Erfindung in einer Vielzahl von Anwendungen verwendet werden, bei denen es wünschenswert ist, die Rauhigkeit einer Oberfläche einer Halbleiterstruktur zu verringern.

In Verfahren zum Verringern der Rauhigkeit einer Oberfläche einer Halbleiterstruktur gemäß Ausführungsformen der vorliegenden Erfindung wird eine chemische Reaktion zwischen einem Reaktionspartner und einem Material der Halbleiterstruktur durchgeführt. Bei der chemischen Reaktion bildet sich eine Schicht aus einem Reaktionsprodukt auf der Oberfläche der Halbleiterstruktur. Anschließend wird die Schicht aus dem Reaktionsprodukt entfernt.

Während der chemischen Reaktion diffundiert der Reaktionspartner durch die entstehende Schicht aus dem Reaktionsprodukt in die Halbleiterstruktur. Durch den Diffusionsprozess wird der Reaktionspartner über die Grenzfläche zwischen der Schicht aus dem Reaktionsprodukt und der Halbleiterstruktur verteilt. Dadurch kann ein Einfluss der Rauhigkeit der Oberfläche der Halbleiterstruktur auf das weitere Wachstum der Schicht aus dem Reaktionsprodukt verringert werden, was zu einer relativ glatten Grenzfläche zwischen der Schicht aus dem Reaktionsprodukt und der Halbleiterstruktur führen kann. Die Form der Grenzfläche kann im Wesentlichen erhalten bleiben, wenn die Schicht aus dem Reaktionsprodukt entfernt wird. Deshalb kann man eine relativ glatte Oberfläche der Halbleiterstruktur erhalten.

Weitere Ausführungsformen der vorliegenden Erfindung werden nun mit Bezug auf die 2a bis 2c beschrieben.

2a zeigt eine schematische Querschnittsansicht einer Halbleiterstruktur 200 in einem ersten Stadium eines Herstellungsverfahrens gemäß der vorliegenden Erfindung. Die Halbleiterstruktur 200 umfasst ein Substrat 201. In dem Substrat 201 sind flache Isoliergräben 202, 203 und ein aktives Gebiet 204 ausgebildet. Eine Gate-Isolierschicht 205 isoliert eine Gate-Elektrode 206 elektrisch von dem Substrat 201. Die Gate-Elektrode 206 ist von einer Deckschicht 207 bedeckt und wird von ersten Seitenwandabstandshaltern 208, 209 flankiert. Die flachen Isoliergräben 202, 203, das aktive Gebiet 204, die Gate-Isolierschicht 205, die Gate-Elektrode 206, die Deckschicht 207 und die ersten Seitenwandabstandshalter 208, 209 können mit Hilfe den Fachleuten bekannter Verfahren der Fotolithografie, des Ätzens, der Abscheidung und der Oxidation ausgebildet werden.

Das Substrat 201 und die Gate-Elektrode 206 können Silicium umfassen. Beispielsweise kann das Substrat 201 kristallines Silicium umfassen und die Gate-Elektrode 206 kann Polysilicium umfassen. In manchen Ausführungsformen der vorliegenden Erfindung können die flachen Isoliergräben 202, 203, die Deckschicht 207 und die ersten Seitenwandabstandshalter 208, 209 Siliciumnitrid enthalten. In anderen Ausführungsformen der vorliegenden Erfindung können diese Strukturelemente Siliciumdioxid enthalten. in noch weiteren Ausführungsformen der vorliegenden Erfindung können die flachen Isoliergräben 202, 203, die Deckschicht 207 und die ersten Seitenwandabstandshalter 208, 209 aus unterschiedlichen Materialien gebildet sein. Beispielsweise können die flachen Isoliergräben 202, 203 Siliciumdioxid enthalten und die ersten Seitenwandabstandshalter 208, 209 sowie die Deckschicht 207 können Siliciumnitrid enthalten.

Im Substrat 201 werden neben der Gate-Elektrode 206 eine sourceseitige Vertiefung 210 und eine drainseitige Vertiefung 211 ausgebildet. Ähnlich wie bei der Ausbildung der Vertiefungen 110, 111 in dem Verfahren zur Herstellung eines Feldeffekttransistors nach dem Stand der Technik, das oben mit Bezug auf die 1a bis 1d beschrieben wurde, können die Vertiefungen 210, 211 mit Hilfe eines ersten Ätzprozesses, der isotrop sein kann, gebildet werden, beispielsweise mit Hilfe eines Trockenätzprozesses.

Beim Trockenätzen, das auch als Plasmaätzen, reaktives Ionenätzen oder innenverstärktes Ätzen bekannt ist, erzeugt eine Glimmentladung im Radiofrequenzbereich eine chemisch reaktionsfreudige Teilchensorte, wie etwa Atome, Radikale und Ionen aus einem relativ reaktionsträgen molekularen Gas. Das Ätzgas ist so ausgewählt, dass eine erzeugte Teilchensorte chemisch mit dem zu ätzenden Material reagiert, wobei ein flüchtiges Reaktionsprodukt entsteht. Die Energie von Ionen, die aus dem Substrat auftreffen, kann gesteuert werden, indem die Frequenz, die beim Erzeugen der Glimmentladung angelegt wird, gesteuert wird und/oder indem eine Gleichstrom-Vorspannung an das Substrat angelegt wird. Im Allgemeinen führt eine höhere Energie der Ionen zu einer stärkeren Anisotropie des Ätzprozesses.

Bei dem ersten Ätzprozess wird die Halbleiterstruktur 200 einem Ätzmittel ausgesetzt, das dafür ausgelegt ist, selektiv das Material des Substrats 201 zu entfernen und die Gate-Elektrode 206, die von den ersten Seitenwandabstandshaltern 208, 209 und der Deckschicht 207 bedeckt ist, im Wesentlichen unversehrt zu lassen. In Ausführungsformen der vorliegenden Erfindung, in denen das Substrat 201 Silicium enthält und die Deckschicht 207 sowie die ersten Seitenwandabstandshalter 208, 209 Siliciumnitrid und/oder Siliciumdioxid enthalten, kann ein selektives Entfernen des Materials des Substrats 201 bewirkt werden, indem ein Trockenätzprozess, der mit Hilfe eines Ätzgases, das Kohlenstofftetrafluorid (CF₄) und/oder Sauerstoff (O₂) enthält, durchgeführt wird. Die Isotropie des ersten Ätzprozesses kann erhalten werden, indem eine geringe Gleichstrom-Vorspannung oder überhaupt keine Gleichstrom-Vorspannung angelegt wird.

Die vorliegende Erfindung ist nicht auf Ausführungsformen beschränkt, in denen ein Trockenätzprozess durchgeführt wird. In anderen Ausführungsformen können die Vertiefungen 210, 211 mit Hilfe eines Nassätzprozesses ausgebildet werden.

Wegen der isotropen Natur des ersten Ätzprozesses können sich Teile der Vertiefungen 210, 211 unter die ersten Seitenwandabstandshalter 208, 209 oder sogar unter die Gate-Elektrode 206 erstrecken. Die Oberfläche des Substrats 201 in den Vertiefungen 210, 211 kann rau sein. Die Bezugszeichen 212, 213 weisen schematisch auf Rauhigkeiten der Oberfläche 201 hin.

Nach dem ersten Ätzprozess wird die Oberfläche der Halbleiterstruktur 200 einem Reaktionspartner ausgesetzt. Der Reaktionspartner kann ein Gas sein. In Ausführungsformen der vorliegenden Erfindung, in denen die ersten Seitenwandabstandshalter 208, 209 und die Deckschicht 207 Siliciumnitrid enthalten, kann der Reaktionspartner Sauerstoff umfassen. Der Sauerstoff kann in elementarer Form (O₂) und/oder in Form einer sauerstoffhaltigen chemischen Verbindung, wie etwa Wasser (H₂O) oder Stickstoffdioxid (NO₂), bereitgestellt werden.

In anderen Ausführungsformen der vorliegenden Erfindung, in denen die ersten Seitenwandabstandshalter 208, 209 und die Deckschicht 207 Siliciumdioxid enthalten, kann der Reaktionspartner Stickstoff umfassen. Der Stickstoff kann in Form einer stickstoffhaltigen chemischen Verbindung, wie etwa Ammoniak (NH₃) bereitgestellt werden.

Eine chemische Reaktion zwischen dem Material des Substrats 201 und dem Reaktionspartner wird durchgeführt.

In manchen Ausführungsformen der vorliegenden Erfindung kann die chemische Reaktion zwischen dem Material des Substrats 201 und dem Reaktionspartner ausgelöst werden, indem die Halbleiterstruktur 200 einer erhöhten Temperatur ausgesetzt wird.

In Ausführungsformen, in denen der Reaktionspartner Sauerstoff umfasst, kann eine thermische Oxidation durchgeführt werden. Bei der thermischen Oxidation wird die Halbleiterstruktur einer mäßig hohen Temperatur ausgesetzt, während sie dem sauerstoffhaltigen Reaktionspartner ausgesetzt ist.

Die thermische Oxidation kann eine schnelle thermische Oxidation umfassen. Eine thermische Oxidation kann bei einer Temperatur in dem Bereich von ungefähr 900°C bis ungefähr 1000°C durchgeführt werden und kann eine Dauer in einem Bereich von ungefähr 10 Sekunden bis ungefähr 30 Sekunden haben. Wie die Fachleute wissen, kann die Halbleiterstruktur 200 bei der schnellen thermischen Oxidation der mäßig hohen Temperatur ausgesetzt werden, indem die Halbleiterstruktur 200 mit elektromagnetischer Strahlung bestrahlt wird. Die elektromagnetische Strahlung kann mit Hilfe einer oder mehrerer Lampen und/oder eines Lasers erzeugt werden.

In anderen Ausführungsformen der vorliegenden Erfindung, in denen der Reaktionspartner Stickstoff umfasst, kann eine thermische Nitridierung durchgeführt werden. Bei der thermischen Nitridierung wird die Halbleiterstruktur 200 einer mäßig hohen Temperatur ausgesetzt, während sie dem stickstoffhaltigen Reaktionspartner ausgesetzt ist. Der thermische Nitridierungsprozess kann ein schneller Nitridierungsprozess sein, bei dem die Halbleiterstruktur 200 mit Hilfe einer Strahlung, die durch eine oder mehrere Lampen und/oder einen Laser erzeugt wird, erhitzt wird.

In anderen Ausführungsformen der vorliegenden Erfindung kann die chemische Reaktion durch Erzeugen einer Glimmentladung in dem Reaktionspartner ausgelöst werden, während die Halbleiterstruktur 200 dem Reaktionspartner ausgesetzt ist. Zu diesem Zweck kann eine Wechselspannung mit Radiofrequenz zwischen der ersten Elektrode und der Halbleiterstruktur 200 und/oder einer zweiten Elektrode, die in der Nähe der Halbleiterstruktur 200 bereitgestellt wird, angelegt werden. In der Glimmentladung werden aus dem Reaktionspartner chemisch reaktionsfreudige Teilchensorten, wie etwa Atome, Radikale und/oder Ionen erzeugt. Die reaktionsfreudige Teilchensorte reagiert anschließend mit dem Material der Halbleiterstruktur. In Ausführungsformen der vorliegenden Erfindung, in denen der Reaktionspartner Sauerstoff umfasst, kann ein plasmaverstärkter Oxidationsprozess durchgeführt werden, bei dem die Halbleiterstruktur 200 einem Gas, das Sauerstoff, Wasser und/oder Lachgas enthält, ausgesetzt wird und eine Glimmentladung bei Radiofrequenz in dem gasförmigen Reaktionspartner erzeugt wird. Entsprechend kann in Ausführungsformen, in denen der Reaktionspartner Stickstoff enthält, ein plasmaverstärkter Nitridierungsprozess durchgeführt werden, bei dem eine Glimmentladung bei Radiofrequenz in dem stickstoffhaltigen gasförmigen Reaktionspartner erzeugt wird.

Die vorliegende Erfindung ist nicht auf Ausführungsformen beschränkt, bei denen der Reaktionspartner in gasförmiger Form bereitgestellt wird. In anderen Ausführungsformen kann der Reaktionspartner in flüssiger Form bereitgestellt werden. In solchen Ausführungsformen kann die Halbleiterstruktur 200 dem Reaktionspartner ausgesetzt werden, indem die Halbleiterstruktur 200 in ein Bad aus dem flüssigen Reaktionspartner eingetaucht wird. Alternativ kann der flüssige Reaktionspartner auf die Oberfläche der Halbleiterstruktur 200 gesprüht werden. Die chemische Reaktion zwischen dem Reaktionspartner und dem Material des Substrats 201 kann durch den Kontakt zwischen der Halbleiterstruktur 200 und dem flüssigen Reaktionspartner ausgelöst werden. In einer Ausführungsform der vorliegenden Erfindung umfasst der Reaktionspartner Sauerstoff, der in Form einer wässrigen Lösung aus Wasserstoffsuperoxid (H₂O₂) bereitgestellt wird, die zusätzlich Schwefelsäure (H₂SO₄), Salzsäure (HCl) und/oder Salpetersäure (NH₃) enthalten kann.

Bei der chemischen Reaktion bildet sich eine Schicht 214 aus einem Reaktionsprodukt auf der Oberfläche der sourceseitigen Vertiefung 210. Entsprechend bildet sich auf der Oberfläche der drainseitigen Vertiefung 211 eine Schicht 215 aus dem Reaktionsprodukt. Die Grenzfläche zwischen der Schicht 214, 215 aus dem Reaktionsprodukt und dem Substrat 211 kann glatter als die Oberfläche der Vertiefungen 210, 211 sein. Ein derartiger Glättungseffekt kann durch die Diffusion des Reaktionspartners zu der Grenzfläche zwischen den Schichten 214, 215 des Reaktionsprodukts und dem Substrat 201, bei dem der Reaktionspartner über die Grenzfläche verteilt wird, verursacht werden. Dies kann den Einfluss der Rauhigkeit 212, 213 auf die chemische Reaktion verringern.

Die Schichten 214, 215 aus dem Reaktionsprodukt werden selektiv von der Halbleiterstruktur 200 entfernt. In Ausführungsformen der vorliegenden Erfindung kann dies dadurch geschehen, dass ein zweiter Ätzprozess durchgeführt wird, der darauf ausgelegt ist, selektiv die Schichten 214, 215 aus dem Reaktionsprodukt zu entfernen und andere Strukturelemente auf der Oberfläche der Halbleiterstruktur 200, wie etwa die Gate-Elektrode 206, die von den ersten Seitenwandabstandshaltern 208, 209 und der Deckschicht 207 bedeckt ist, im Wesentlichen unversehrt zu lassen. Insbesondere kann der zweite Ätzprozess dafür ausgelegt sein, das Material der Deckschicht 207 und der ersten Seitenwandabstandshalter 208, 209 im Wesentlichen nicht anzugreifen. So schützen die Deckschicht 207 und die ersten Seitenwandabstandshalter 208, 209 die Gate-Elektrode 206 davor, von einem Ätzmittel, das bei dem zweiten Ätzprozess verwendet wird, angegriffen zu werden.

Der zweite Ätzprozess kann ein Nassätzprozess sein. In Ausführungsformen der vorliegenden Erfindung, bei denen das Reaktionsprodukt Siliciumdioxid umfasst, können die Schichten 214, 215 aus dem Reaktionsprodukt entfernt werden, indem die Halbleiterstruktur 200 in eine wässrige Lösung aus Flusssäure (HF) eingetaucht wird. In anderen Ausführungsformen der vorliegenden Erfindung kann der zweite Ätzprozess ein Trockenätzprozess sein. In Ausführungsformen, bei denen das Reaktionsprodukt Siliciumdioxid enthält, können die Schichten 214, 215 des Reaktionsprodukts mit Hilfe eines Trockenätzprozesses entfernt werden, bei dem ein Ätzgas, das Kohlenstofftetrafluorid, Sauerstoff und Wasserstoff enthält, verwendet wird. In Ausführungsformen, in denen das Reaktionsprodukt Siliciumnitrid enthält, kann ein Ätzgas, das CHF₃, O₂, CH₂F₂ und/oder CH₃F enthält, verwendet werden.

Die Schicht 214, 215 aus dem Reaktionsprodukt kann bei dem zweiten Ätzprozess vollständig von der Halbleiterstruktur 200 entfernt werden, so dass im Wesentlichen keine Reste der Schichten 214, 215 aus dem Reaktionsprodukt auf der Oberfläche der Halbleiterstruktur 200 verbleiben.

Nach dem ersten Ätzprozess kann die Grenzfläche zwischen den Schichten 214, 215 aus dem Reaktionsprodukt und dem Substrat 201 glatter, d.h., weniger rau als die Oberfläche der Vertiefungen 210, 211 sein. Die Selektivität des zweiten Ätzprozesses führt dazu, dass ein Aufrauen der Oberfläche des Substrats 201 unter den Schichten 214, 215 aus dem Reaktionsprodukt während des zweiten Ätzprozesses vermieden werden kann. Dementsprechend kann die vorliegende Erfindung verwendet werden, um die Rauhigkeit der Oberfläche der Vertiefungen 210, 211 zu verringern.

Während der chemischen Reaktion zwischen dem Reaktionspartner und dem Material des Substrats 201, bei der die Schichten 214, 215 aus dem Reaktionsprodukt gebildet werden, kann die Gegenwart des Reaktionsprodukts dabei helfen, eine Diffusion von Atomen des Materials des Substrats 201 zu verringern. Deshalb kann eine Verringerung der Tiefe der Vertiefungen in der Nähe der Gate-Elektrode 206 und ein Auffüllen von Teilen der Vertiefungen 210, 211, die sich unter die ersten Seitenwandabstandshalter 208, 209 und/oder unter die Gate-Elektrode 206 erstrecken, im Vergleich zu dem Verfahren nach dem Stand der Technik, das oben mit Bezug auf die 1a bis 1d beschrieben wurde, verringert werden.

Wenn die chemische Reaktion zwischen dem Reaktionspartner und dem Material des Substrats 201 mit Hilfe eines schnellen thermischen Verfahrens, wie etwa einer schnellen thermischen Oxidation oder einer schnellen thermischen Nitridation durchgeführt wird, kann die Halbleiterstruktur 200 den mäßig hohen Temperaturen während einer kürzeren Zeit ausgesetzt werden als in dem Hochtemperatur-Ausbackprozess, der in dem Verfahren nach dem Stand der Technik, das oben mit Bezug auf die 1a bis 1d beschrieben wurde, durchgeführt wird. Dies kann dabei helfen, den Materialtransport, der durch eine Diffusion von Material des Substrats 201 verursacht wird, weiter einzuschränken.

Eine Verringerung des Materialtransports, der durch eine Diffusion von Material des Substrats 201 verursacht wird, kann auch bewirkt werden, indem eine plasmaverstärkte chemische Reaktion zwischen dem Material des Substrats 201 und dem Reaktionspartner durchgeführt wird, da die reaktionsfreudigen Teilchensorten, die durch die elektrische Entladung in dem Plasma erzeugt werden, mit dem Material des Substrats 201 bei relativ niedrigen Temperaturen reagieren können.

2b zeigt eine schematische Querschnittsansicht der Halbleiterstruktur 200 in einem späteren Stadium des Verfahrens gemäß der vorliegenden Erfindung.

Spannungserzeugende Elemente 216, 217 können neben der Gate-Elektrode 206 ausgebildet werden. Ähnlich wie die spannungserzeugenden Elemente 114, 115 in dem Verfahren zum Ausbilden eines Feldeffekttransistors nach dem Stand der Technik, das oben mit Bezug auf die 1a bis 1d beschrieben wurde, können die spannungserzeugenden Elemente 216, 217 eine unter einer Druckspannung stehende Materialschicht, die Siliciumgermanid enthält und mit Hilfe selektiven epitaktischem Aufwachsens erzeugt wird, umfassen. Andere spannungserzeugende Materialien, die den Fachleuten bekannt sind, können ebenfalls verwendet werden.

Das selektive epitaktische Aufwachsen ist eine den Fachleuten wohlbekannte Variante der plasmaverstärkten chemischen Dampfabscheidung, bei der Prozessparameter, wie etwa die Temperatur, der Druck und die Zusammensetzung des gasförmigen Reaktionspartners derart angepasst sind, dass eine Materialschicht nur auf den frei liegenden Teilen des Substrats 201, insbesondere in den Vertiefungen 210, 211 abgeschieden wird, während auf den flachen Isoliergräben 202, 203, der Deckschicht 207 und den ersten Seitenwandabstandshaltern 208, 209 im Wesentlichen keine Abscheidung stattfindet.

In Ausführungsformen der vorliegenden Erfindung, in denen das Substrat 201 Silicium umfasst und die Deckschicht 207 und die ersten Seitenwandabstandshalter 208, 209 Siliciumdioxid und/oder Siliciumnitrid enthalten, können Dichlorosilan (SiH₂Cl₂) und German (GeH₄) als gasförmige Reaktionspartner verwendet werden, um spannungserzeugende Elemente 216, 217, die Siliciumgermanid enthalten, auszubilden.

Zusätzlich kann Wasserstoff als Trägergas bereitgestellt werden und HCl kann zugeführt werden, um die Selektivität des epitaktischen Aufwachsens des Siliciumgermanids zu erhöhen.

Da das Siliciumgermanid der spannungserzeugenden Elemente 216, 217 eine größere Gitterkonstante als das Silicium des Substrats 201 aufweist, können die spannungserzeugenden Elemente 216, 217 unter einer elastischen Druckspannung stehen. Die elastische Spannung der spannungserzeugenden Elemente 216, 217 kann auch auf Teile des Substrats 201 in der Nähe der spannungserzeugenden Elemente 216, 217, insbesondere auf Teile des Substrats 201 unter der Gate-Elektrode 206, in denen ein Kanalgebiet ausgebildet wird, wirken. Dadurch kann die Beweglichkeit von Löchern und/oder Elektronen im Kanalgebiet erhöht werden.

Die vorliegende Erfindung ist nicht auf Ausführungsformen beschränkt, in denen die spannungserzeugenden Elemente 216, 217 Siliciumgermanid enthalten. In anderen Ausführungsformen der vorliegenden Erfindung können die spannungserzeugenden Elemente 216, 217 Siliciumcarbid enthalten. Siliciumcarbid hat eine Gitterkonstante, die kleiner als die Gitterkonstante des Siliciums ist. Das Siliciumcarbid in den spannungserzeugenden Elementen 216, 217 kann sich jedoch an das Kristallgitter des Siliciums im Substrat 201 anpassen, so dass die spannungserzeugenden Elemente 216, 217 einer elastischen Zugspannung ausgesetzt sind. Die elastische Zugspannung kann den elastischen Spannungszustand von Teilen des Substrats 201 in der Nähe der spannungserzeugenden Elemente beeinflussen. Dadurch kann in einem Kanalgebiet 240 unter der Gate-Elektrode 206 eine elastische Zugspannung erzeugt werden. Ähnlich wie siliciumgermanidhaltige spannungserzeugende Elemente 216, 217 können siliciumcarbidhaltige spannungserzeugende Elemente 216, 217 mit Hilfe von selektivem epitaktischen Aufwachsen ausgebildet werden. Selektives epitaktisches Aufwachsen von Siliciumcarbid kann bewirkt werden, indem eine Glimmentladung bei Radiofrequenz in einem Gas, das Silan (SiH₄), Ethen (C₂H₄) und Salzsäure (HCl) enthält, erzeugt wird.

Da die vorliegende Erfindung das Ausbilden von Vertiefungen 210, 211 mit einer größeren Tiefe in der Nähe der Gate-Elektrode 206 ermöglichen kann und auch einen Transport von Material des Substrats 201 in Teile der Vertiefungen 210, 211, die sich unter die ersten Seitenwandabstandshalter 208, 209 und/oder die Gate-Elektrode 206 erstrecken, verringern kann, können die spannungserzeugenden Elemente 216, 217 näher an dem Kanalgebiet 240 und mit einer größeren Tiefe in der Nähe des Kanalgebiet 240 ausgebildet werden als in dem oben mit Bezug auf die 1a bis 1d beschriebenen Verfahren nach dem Stand der Technik. Deshalb kann im Vergleich zu dem Verfahren nach dem Stand der Technik ein größerer Grad der elastischen Spannung und damit eine größere Beweglichkeit der Löcher und/oder Elektronen im Kanalgebiet 240 erhielt werden.

2c zeigt eine schematische Querschnittsansicht der Halbleiterstruktur 200 in noch einem weiteren Stadium des Herstellungsprozesses gemäß der vorliegenden Erfindung.

Nach dem Ausbilden der spannungserzeugenden Elemente 216, 217 können die ersten Seitenwandabstandshalter 208, 209 und wahlweise auch die Deckschicht 207 entfernt werden. Dies kann mit Hilfe eines bekannten Ätzprozesses geschehen, der dafür ausgelegt ist, selektiv das Material der ersten Seitenwandabstandshalter 208, 209 und/oder der Deckschicht 207 zu entfernen und die Materialien der Gate-Elektrode 206, der spannungserzeugenden Elemente 216, 217 und der flachen Isoliergräben 202, 203 im Wesentlichen unversehrt zu lassen.

Anschließend wird ein erster Ionenimplantationsprozess durchgeführt, bei dem Ionen einer Dotiersubstanz in Teile des Substrats 201 und/oder der spannungserzeugenden Elemente 216, 217 eingebracht werden, durchgeführt, um ein erweitertes Sourcegebiet 218 und ein erweitertes Draingebiet 219 auszubilden.

Anschließend können mit Hilfe bekannter Verfahren, die eine isotrope Abscheidung einer Schicht aus einem Abstandshaltermaterial und einen anisotropen Ätzprozess umfassen, zweite Seitenwandabstandshalter 220, 221 neben der Gate-Elektrode 206 ausgebildet werden und ein Sourcegebiet 222 und ein Draingebiet 223 können mit Hilfe eines zweiten Ionenimplantationsprozesses neben den zweiten Seitenwandabstandshaltern 220, 221 ausgebildet werden. Schließlich kann eine Wärmebehandlung durchgeführt werden, um die Dotiersubstanzen, die in das erweiterte Sourcegebiet, das erweiterte Draingebiet 219, das Sourcegebiet 222 und das Draingebiet 223 eingebracht wurden, zu aktivieren.

Die vorliegende Erfindung ist nicht auf Ausführungsformen beschränkt, bei denen die ersten Seitenwandabstandshalter 208, 209 nach dem Ausbilden der spannungserzeugenden Elemente 216, 217 entfernt werden. In anderen Ausführungsformen kann ein erweitertes Sourcegebiet ähnlich dem erweiterten Sourcegebiet 218 und ein erweitertes Draingebiet ähnlich dem erweiterten Draingebiet 219 nach dem Ausbilden der Gate-Elektrode 206 und vor dem Ausbilden der ersten Seitenwandabstandshalter 208, 209 ausgebildet werden. Während der Prozesse, die beim Ausbilden der Vertiefungen 210, 211 und der spannungserzeugenden Elemente 216, 217 durchgeführt werden, schützen die ersten Seitenwandabstandshalter 208, 209 Teile des erweiterten Sourcegebiet und des erweiterten Draingebiets unter den ersten Seitenwandabstandshaltern 208, 209. Somit verbleiben diese Bereiche in der Halbleiterstruktur 200.

In solchen Ausführungsformen kann das Material, das beim Ausbilden der spannungserzeugenden Elemente 216, 217 abgeschieden wird, dotiert werden, während die spannungserzeugenden Elemente ausgebildet werden. Zu diesem Zweck kann eine chemische Verbindung, die die Dotiersubstanz enthält, dem Gas, das bei dem selektiven epitaktischen Wachstumsprozess zugeführt wird, beigemischt werden. Bei den selektiven epitaktischen Aufwachsprozess wird die Dotiersubstanz in das Material der spannungserzeugenden Elemente 216, 217 eingebaut und dotierte spannungserzeugende Elemente 216, 217 werden ausgebildet. Die dotierten spannungserzeugenden Elemente bilden zusammen mit den Teilen des erweiterten Sourcegebiets und des erweiterten Draingebiets unter den ersten Seitenwandabstandshaltern 220, 221 eine Source und ein Drain.

In anderen Ausführungsformen, in denen vor dem Ausbilden der spannungserzeugenden Elemente 216, 217 ein erweitertes Sourcegebiet und ein erweitertes Draingebiet ausgebildet werden, können Source- und Draingebiete ähnlich dem Sourcegebiet 222 und dem Draingebiet 223 ausgebildet werden, indem eine Ionenimplantation durchgeführt wird, um Ionen einer Dotiersubstanz in die spannungserzeugenden Elemente 216, 217 einzubringen. Die ersten Seitenwandabstandshalter 208, 209 können während dieser Ionenimplantation auf der Oberfläche des Substrats 201 bleiben. Dadurch werden das Sourcegebiet und das Draingebiet von der Gate-Elektrode 206 beabstandet.

Die vorliegende Erfindung ist nicht auf Ausführungsformen beschränkt, in denen eine Oberflächenrauhigkeit von Vertiefungen, die neben der Gate-Elektrode eines Feldeffekttransistors ausgebildet werden, verringert wird. Statt dessen kann die vorliegende Erfindung immer dann angewendet werden, wenn es wünschenswert ist, die Rauhigkeit der Oberfläche einer Halbleiterstruktur oder eines Teils davon zu verringern. Beispielsweise kann die vorliegende Erfindung angewendet werden, um die Rauhigkeit eines Halbleitersubstrats vor dem Ausbilden irgendeines elektrischen Elements auf seiner Oberfläche zu verringern.

Weitere Abwandlungen und Varianten der vorliegenden Erfindung werden den Fachleuten angesichts dieser Beschreibung offensichtlich. Dementsprechend ist diese Beschreibung als lediglich veranschaulichend auszulegen und dient zu dem Zweck, den Fachleuten die allgemeine Art, die vorliegende Erfindung auszuführen, zu lehren. Es sollte verstanden werden, dass die hierin gezeigten und beschriebenen Ausführungsformen der Erfindung als die gegenwärtig bevorzugten Ausführungsformen angesehen werden.