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Dokumentenidentifikation DE10105285B4 10.01.2008
Titel Halbleiterspeicher mit Precharge-Steuerung
Anmelder Infineon Technologies AG, 81669 München, DE
Erfinder Benedix, Alexander, 81379 München, DE;
Kuhne, Sebastian, 81249 München, DE;
Klehn, Bernd, 81539 München, DE
Vertreter Epping Hermann Fischer, Patentanwaltsgesellschaft mbH, 80339 München
DE-Anmeldedatum 06.02.2001
DE-Aktenzeichen 10105285
Offenlegungstag 29.08.2002
Veröffentlichungstag der Patenterteilung 10.01.2008
Veröffentlichungstag im Patentblatt 10.01.2008
IPC-Hauptklasse G11C 11/407(2006.01)A, F, I, 20051017, B, H, DE
IPC-Nebenklasse G11C 8/08(2006.01)A, L, I, 20051017, B, H, DE   

Beschreibung[de]

Die Erfindung betrifft einen Halbleiterspeicher mit einem Speicherzellenfeld und einer Vielzahl von Wortleitungen, von denen mindestens eine über einen Decoder auswählbar ist, wobei auf die Wortleitungen ein aktiver und ein nicht-aktiver Pegel ausgegeben wird.

Halbleiterspeicher mit wahlfreiem Zugriff, insbesondere mit dynamischen Speicherzellen, sogenannte DRAMs (Dynamic Random Access Memories), weisen Wortleitungen und Bitleitungen auf, an deren Kreuzungsorten Speicherzellen angeordnet sind. Eine Speicherzelle dynamischer Art umfaßt einen Speicherkondensator und einen Auswahltransistor. Der Steueranschluß des Auswahltransistors ist an die Wortleitung angeschlossen. Die gesteuerte Strecke des Auswahltransistors ist einerseits an den Speicherkondensator und andererseits an die Bitleitung angeschlossen. Bei einem Zugriff, beispielsweise einem Lesezugriff, wird die Wortleitung durch Anlegen eines aktiven Pegels aktiviert, so daß der Transistor leitend geschaltet wird. Der Speicherkondensator wird dadurch mit der Bitleitung verbunden und gibt seine Ladung auf die Bitleitung aus. Ein Leseverstärker verstärkt anschließend das vom Speicherkondensator an die Bitleitung ausgegebene Signal zu einem vollpegeligen Signal. Das vom Leseverstärker verstärkte Signal wird anschließend längs des Auslesedatensignalpfads bis zu einem Ausgangsanschluß weitergeleitet, um am Ausgang des Halbleiterspeichers bereitzustehen. Aufgrund von Leckströmen nimmt der Ladungsinhalt des Kondensators ab. Innerhalb vorgegebener Zeitabstände ist daher der Ladungsinhalt wieder aufzufrischen. Das vom Leseverstärker verstärkte Signal wird hierzu über den geöffneten Auswahltransistor in die Speicherzelle zurückgeschrieben. Sowohl beim Auslesen als auch beim Wiederauffrischen werden die Wortleitungen aktiviert und der Verstärkungsvorgang am Leseverstärker ist so weit durchzuführen, bis ausreichende Sicherheit besteht, daß der ausgelesene Datenwert mit einem ausreichend stabilen Pegel am Leseverstärker vorliegt. Anschließend kann die aktivierte Wortleitung wieder deaktiviert werden. Auf die Wortleitung wird dabei ein nichtaktiver Pegel ausgegeben, beispielsweise Bezugspotential oder Masse oder gar ein negativer Pegelwert. Demgegenüber weist der aktive Pegel ein positives Potential auf, welches mittels Spannungspumpen sogar noch über der von extern zugeführten Versorgungsspannung liegend erzeugt wird, um den Auswahltransistor vollständig leitend zu schalten.

Von Interesse für die hier betroffene Erfindung ist das zeitgerechte Anlegen des nichtaktiven Pegels an die vorher ausgewählte Wortleitung. Wenn die Wortleitung zu früh abgeschaltet wird, besteht die Gefahr, daß der Leseverstärker das aus der ausgewählten Speicherzelle ausgelesene Datensignal noch nicht ausreichend hoch verstärkt hat und bei der Weiterleitung dieses nur unvollständig verstärkten Signals an nachgeschaltete Funktionseinheiten ein Verarbeitungsfehler auftritt. Wenn andererseits das Abschalten der Wortleitung zu lange dauert, besteht zwar die Sicherheit, daß der Leseverstärker das ausgelesene Datensignal ausreichend hoch verstärkt hat, aber ein nachfolgender Speicherzugriff kann erst erfolgen, wenn die Wortleitung vollständig abgeschlossen ist, d. h. der Precharge-Vorgang vollendet ist. Die Arbeitsgeschwindigkeit wird durch einen lange dauernden Precharge-Vorgang verringert.

In US 4 625 298 ist ein Halbleiterspeicher gezeigt, dessen Speicherzellenfeld eine Vielzahl von Wortleitungen aufweist, an denen jeweils Speicherzellen angeschlossen sind. Decoder dienen zum Aktivieren der Wortleitungen. Ein Leseverstärker verstärkt die an Bitleitungen von den Speicherzellen abgegriffenen Datensignale. Eine Detektionsschaltung ist mit den Ausgängen des Leseverstärkers verbunden und deaktiviert die Wortleitungen über AND-Gatter, wenn ausreichend Verstärkung festgestellt worden ist.

In der US 4 727 519 ist ein EEPROM-Speicher gezeigt. Eine Steuerungslogik ist an eine Referenzspeicherzelle angeschlossen, die außerdem an eine Referenzwortleitung angeschlossen ist. Ein Stromspiegel lädt einen Kondensator auf und erzeugt über ein NAND-Gatter ein Steuersignal, welches einen am Speicherzellenfeld angeschlossenen Leseverstärker steuert.

Insbesondere bei taktsynchron betriebenen Halbleiterspeichern, sogenannten SDRAMs (Synchronous Dynamic Random Access Memories), werden die Verarbeitungsvorgänge im Halbleiterspeicher taktsynchron abgewickelt, so daß der Precharge-Vorgang nach einer vorbestimmten Anzahl von Taktzyklen auf die Einleitung eines Zugriffs auf eine Speicherzelle hin veranlaßt werden könnte. Dem steht gegenüber, daß die vom Leseverstärker benötigte Verstärkungszeit unabhängig vom Betriebstakt ist. Wenn ein Halbleiterchip bei unterschiedlichen Betriebsfrequenzen betrieben wird, kann bei einer taktweisen Zählung der Zeit bis zum Einleiten des Precharge-Vorgangs entweder eine Verletzung der Mindestzeit oder eine unnötigerweise lange Wartezeit angesetzt werden. Bei hoher Betriebsfrequenz kann auftreten, daß die gezählten Taktzyklen derart schnell abgelaufen sind, daß der Leseverstärker noch nicht ausreichend verstärkt hat. Bei niedriger Betriebsfrequenz kann auftreten, daß unnötig lange abgewartet wird, bis die erforderliche Anzahl von Betriebstakten gezählt worden ist und der Leseverstärker bereits lange Zeit vorher den Verstärkungsvorgang abgeschlossen hat. Bei der niedrigen Betriebsfrequenz wird also ein erneuter Speicherzugriff unnötigerweise noch weiter verzögert und die effektive Betriebsfrequenz dadurch weiter verringert. Eine solche Lösung hat daher den Nachteil, daß der Precharge-Vorgang nicht flexibel genug auf unterschiedliche Betriebsbedingungen des Halbleiterspeichers reagiert.

Eine Aufgabe der Erfindung besteht darin, einen Halbleiterspeicher anzugeben, dessen Precharge-Vorgang nach einem Zugriff auf eine Wortleitung unabhängig von der jeweiligen Betriebsgeschwindigkeit oder anderen Betriebsrandbedingungen in einem möglichst optimalen Zeitpunkt eingeleitet wird.

Gemäß der Erfindung wird diese Aufgabe durch einen Halbleiterspeicher gelöst, der umfaßt: ein Speicherzellenfeld mit einer Vielzahl von Wortleitungen, an die jeweils mindestens eine Speicherzelle angeschlossen ist, einen Decoder, über den eine der Wortleitungen aus der Vielzahl von Wortleitungen in Abhängigkeit von einer Adresse auswählbar ist und mit einem aktiven Pegel und einem anderen nicht-aktiven Pegel ansteuerbar ist, eine Steuerungseinrichtung zur Ansteuerung des Decoders, um die Ausgabe eines nicht-aktiven Pegels auf die ausgewählte Wortleitung freizugeben, eine Referenzwortleitung, die parallel zu der ausgewählten Wortleitung ansteuerbar ist und die mit einer Referenzspeicherzelle verbunden ist, einen Referenzleseverstärker, der über eine Referenzbitleitung mit der Referenzspeicherzelle und mit einer komplementären Referenzbitleitung verbunden ist und eine Bewertungseinrichtung, die mit der Referenzbitleitung und mit der komplementären Referenzbitleitung verbunden ist, um den an den Referenzbitleitungen anliegenden Pegel mit je einem Vergleichspegel zu vergleichen und abhängig davon die Ausgabe des nicht-aktiven Pegels auf die ausgewählte Wortleitung zu veranlassen.

Der Halbleiterspeicher gemäß der Erfindung steuert die Wartezeit bis zum Einleiten des Precharge-Vorgangs für eine aktivierte Wortleitung unabhängig vom Betriebstakt. Durch die Referenzspeicherzelle und die Referenzbitleitung wird parallel zum Auslesevorgang einer aktivierten Speicherzelle ein Referenzauslesevorgang nachgebildet, und dann, wenn die vom an die Referenzzelle angeschlossenen Leseverstärker gelieferten Signalpegel genügend verstärkt sind, wird angenommen, daß der Auslesevorgang bzw. der Wiederauffrischungsvorgang sicher abgeschlossen ist und der Speicherzugriff durch das Abschalten der vorher aktivierten Wortleitung abgeschlossen werden kann. Eine Steuerungseinrichtung steuert den Precharge-Vorgang. Die Steuerungseinrichtung übernimmt das von der Bewertungseinrichtung ausgegebene Steuersignal und teilt daraufhin dem Wortleitungsdecoder mit, daß der nichtaktive Pegel auf die Wortleitung ausgegeben werden kann.

Die Bewertungsschaltung ist beispielsweise als Vergleicher ausgeführt. Sie ist parallel zum Leseverstärker an die Bitleitung angeschlossen, um den Momentanwert des gerade verstärkten Signals zu überwachen. Beim Überschreiten einer Schaltschwelle wird ein Signal aktiviert, welches an die Steuerungseinrichtung weitergeleitet wird.

Die Referenzspeicherzelle ist mit einem vorbestimmten Datenwert zu beschreiben. Vorzugsweise erfolgt dies beim Anlegen von Versorgungsspannung, beim sogenannten Power-Up-Vorgang, wenn sämtliche Funktionseinheiten des Halbleiterspeichers initialisiert werden.

Wichtig ist, daß der Zugriff auf eine Speicherzelle des Speicherzellenfeldes und das Auslesen und Bewerten anhand der Referenzspeicherzelle parallel zueinander erfolgen. Hierzu sind entsprechende Schaltungsmaßnahmen zu treffen. Die Bitleitung, an welche die gerade ausgelesene Speicherzelle des Speicherzellenfeldes angeschlossen ist, ist mit einem weiteren Leseverstärker verbunden, ebenso wie die Referenzspeicherzelle mit dem ersteren Leseverstärker verbunden ist. Der Verstärkungsvorgang ist in beiden Leseverstärkern vorzugsweise gleichzeitig, also parallel einzuleiten. Dann besteht Vergleichbarkeit zwischen beiden Verstärkungsvorgängen. Der Verstärkungsvorgang wird von der Steuerungseinrichtung eingeleitet. Sämtliche Leseverstärker, die Speicherzellen zugeordnet sind, die an eine aktivierte Wortleitung angeschlossen sind, verstärken die aus den jeweiligen Speicherzellen ausgelesenen Datenwerte. Derjenige der Datenwerte wird ausgewählt und weitergeleitet, der von der adressierten Speicherzelle stammt. Die Auswahl erfolgt über einen Spaltendekoder.

Der Wortleitungsdecoder weist ausgangsseitig zugeordnet zu jeder Wortleitung einen Treiber auf, der einerseits an die oberhalb der Versorgungsspannung liegende aktive Wortleitungsspannung angeschlossen ist und andererseits mit Bezugspotential oder gar einem unterhalb des Bezugspotentials liegenden Potential. Die einen aktiven Pegel repräsentierende Wortleitungsspannung sorgt dafür, daß der Auswahltransistor vollständig leitend geschaltet ist. Die einen nichtaktiven Pegel repräsentierende Wortleitungsspannung sorgt dafür, daß der Auswahltransistor vollständig abgeschaltet ist. Bei immer kleiner werdenden Strukturgrößen bedingt dies sogar eine negative Beaufschlagung des Gateanschlusses des Auswahltransistors. Die Wortleitung ist an den Ausgangsanschluß dieses Treibers angeschlossen. Der Eingang des Treibers wird von entsprechend decodierten Ausgängen der Decoderlogik angesteuert und außerdem von der Steuerungseinrichtung freigegeben. Insbesondere das Abschalten des Decodertreibers, also das Verbinden der Wortleitung mit Bezugspotential oder dem negativen Potential, erfolgt in Abhängigkeit von der der Referenzspeicherzelle nachgeschalteten Bewertungseinrichtung.

Die Speicherzellen sind wie herkömmlich in einem dynamischen Halbleiterspeicher aus dem Auswahltransistor und dem Speicherkondensator gebildet. Aufgrund von Leckströmen ist der Speicherkondensator innerhalb bestimmter nicht zu überschreitender Zeitintervalle wieder aufzufrischen. Dies bedeutet, daß der Inhalt der Speicherzelle ausgelesen, verstärkt und dabei gleichzeitig in die Speicherzelle zurückgeschrieben wird, wobei während des Verstärkungsvorgangs der Auswahltransistor leitend geschaltet ist und die Speicherzelle mit der Bitleitung verbunden bleibt.

Die zusätzliche Referenzbitleitung und Referenzzelle stören den ansonsten regelmäßigen Aufbau des Speicherzellenfeldes nicht. Sie sind außerhalb des die Betriebsinformation speichernden Speicherzellenfeldes angeordnet. Um die Referenzbitleitung oder die Referenzspeicherzelle ersetzen zu können, falls sie defekt hergestellt sind, können redundante Referenzbitleitungen und Referenzspeicherzellen vorgesehen sein, um solche defekten Bitleitungen oder Speicherzellen zu ersetzen. Das Speicherzellenfeld ist meist in verschiedene Speicherbänke aufgeteilt. Eine Speicherbank ist eine an sich mit allen Funktionseinheiten versehene Einheit eines Halbleiterspeichers, die an sich unabhängig von einer weiteren Speicherbank betrieben werden kann. Vorzugsweise sind die Referenzschaltungen gemäß der Erfindung einmal pro Speicherbank vorhanden. Bestimmte Halbleiterspeicher können sogenannte Sample-Wortleitungen aufweisen, die zum Einstellen des Wortleitungstimings benutzt werden. Die Referenzspeicherzelle kann an eine solche Sample-Wortleitung angeschlossen werden.

Nachfolgend wird die Erfindung anhand des in der Figur dargestellten Ausführungsbeispiels im Detail erläutert. Die Figur zeigt einen Ausschnitt aus einem Halbleiterspeicher mit für die Erfindung relevanten Funktionseinheiten.

Die Figur zeigt ein Speicherzellenfeld 10 mit einer regelmäßigen Anordnung von Speicherzellen, von denen die Speicherzellen 11 und 12 dargestellt sind. Jede Speicherzelle umfaßt einen Auswahltransistor, z. B. 111, sowie einen Speicherkondensator, z. B. 112. Zum Zugriff auf eine der Speicherzellen des Speicherzellenfeldes 10 wird zuerst durch den Wortleitungsdecoder 16 aus der Vielzahl der vorhandenen Wortleitungen 17, 18 diejenige aktiviert, an welche die interessierende Speicherzelle, z. B. 11, angeschlossen ist. Dem Wortleitungsdecoder 16 wird hierzu eine die Wortleitung identifizierende Adresse RADR zugeführt. Die Decoderlogik innerhalb des Wortleitungsdecoders 16 aktiviert daraufhin den Ausgangstreiber 161, der ausgangsseitig mit der Wortleitung 17 verbunden ist. Der Ausgangstreiber umfaßt komplementäre, bezüglich ihrer Drain-Source-Strecken in Reihe geschaltete MOS-Transistoren 162, 163. Der Transistor 162 ist an die Wortleitungsspannung VPP angeschlossen, der Transistor 163 an Massepotential VSS. Der Transistor 162 wird leitend geschaltet und verbindet die Wortleitung 17 mit dem Wortleitungspotential VPP. Das Wortleitungspotential VPP liegt noch oberhalb der dem Chip von extern zugeführten Versorgungsspannung. Dadurch wird der Auswahltransistor 111, ein n-Kanal-MOS-Transistor, vollständig leitend geschaltet, und der Speicherkondensator 112 wird mit der Bitleitung 14 verbunden.

Zum Auslesen dient ein Leseverstärker 13, der außerdem an eine komplementäre Bitleitung 15 angeschlossen ist, die mit der Speicherzelle 12 verbunden ist. In der Speicherzelle 11 wird beispielsweise das zu speichernde Datum nicht-invertiert gespeichert, in der Speicherzelle 12 wird das zu speichernde Datum invertiert gespeichert. Die vor dem Auslesevorgang untereinander ausgeglichenen Potentiale der komplementären Bitleitungen 14, 15 werden nun durch den Ladungsinhalt des Speicherkondensators 112 ausgelenkt. Der Leseverstärker verstärkt anschließend diese Unsymmetrie zu einem vollpegeligen Signal. An die Wortleitung 17 sind eine Vielzahl von Speicherzellen angeschlossen, deren sämtliche Auswahltransistoren leitend geschaltet werden. Sämtliche Leseverstäker, die diesen Speicherzellen zugeordnet sind, verstärken die ausgelesenen Datenwerte. Zur Freischaltung des Verstärkungsvorgangs der Leseverstärker dient ein Ausgang 51 der Steuerungseinrichtung 30. Das an der Leitung 51 anliegende Steuersignal steuert den Leseverstärker 13 sowie alle weiteren Leseverstärker, die den an die Wortleitung 17 angeschlossen Speicherzellen zugeordnet sind. Nur der von der adressierten Speicherzelle ausgelesene Datenwert wird anschließend über eine Vielzahl von Schaltern und Leitungen im Datensignalpfad an einen Ausgangsanschluß des Halbleiterspeichers geführt wird. Für diese Auswahl dient ein Spaltendekoder. Diesem wird eine Spaltenadresse zugefügt, um den auszulesenen Datenwert in Abhängigkeit von der der adressierten Speicherzelle zugeordneten Spaltenadresse auszuwählen und an den Datenausgang weiterzuleiten. Auf diese Weise wird durch Anlegen von Spalten- und Zeilenadressen auf die an der Kreuzung von Wortleitung 17 und Bitleitung 14 angeordnete Speicherzelle 11 zugegriffen, um eine der Zugriffsarten Lesen, Schreiben oder Wiederauffrischen auszuführen.

Am Ende des Zugriffs, wenn die in der Speicherzelle 11 gespeicherte Information sicher ausgelesen ist, wird die Wortleitung 17 abgeschaltet und mit einem nicht-aktiven Pegel verbunden. Hierzu wird der Transistor 163 des Ausgangstreibers 161 eingeschaltet, der Transistor 162 wird ausgeschaltet. Die Wortleitung 17 wird dann über den leitenden Transistor 163 mit Massepotential VSS, dem nichtaktiven Pegel, verbunden. Der Auswahltransistor 111 ist dann sicher gesperrt und die Speicherzelle 112 wird von der Bitleitung 14 getrennt. Dieser Abschaltvorgang der Wortleitung 17 wird auch als sogenanntes Precharging bezeichnet.

Um einen möglichst optimalen Zeitpunkt für die Einleitung des Precharge-Vorgangs zu ermitteln, ist die Steuerungseinrichtung 30 mit der Referenzspeicherzelle 32, dem Referenzleseverstärker 35 und einer Bewertungseinrichtung 36 vorhanden.

Parallel und gleichzeitig mit der Aktivierung der Wortleitung 17 wird die Referenzwortleitung 31 aktiviert. Der Auswahltransistor 321 der Referenzspeicherzelle 32 wird leitend geschaltet und der Speicherkondensator 322 wird mit der Referenzbitleitung 34 verbunden. Außerdem ist eine komplementäre Referenzbitleitung 33 vorgesehen. Der Leseverstärker 35 verstärkt das aus der Speicherzelle 32 ausgelesene Referenzsignal. Die Einleitung des Verstärkungsvorgangs des Leseverstärkers 35 erfolgt parallel zu der Ansteuerung des Leseverstärkers 13 über das vom Ausgangsanschluß 51 der Steuerungseinrichtung 30 bereitgestellte Steuersignal.

Vom Leseverstärker 35 wird eine Bewertungseinrichtung 36 angesteuert, die außerdem zwischen die komplementären Referenzbitleitungen 34, 33 geschaltet ist. Die Bewertungseinrichtung 36 vergleicht den vom Leseverstärker 35 an den komplementären Bitleitungen 34, 33 anliegenden verstärkten Pegel mit je einem Vergleichspegel und aktiviert ein Signal an ihrem Ausgang 39, wenn die Pegel der Referenzbitleitungen 34, 33 ausreichend hoch verstärkt sind. Das Signal am Anschluß 39 signalisiert der Steuerungseinrichtung 30, daß der Auslesevorgang aus der Referenzspeicherzelle 32 ausreichend weit abgeschlossen ist und die verstärkten Pegel in ausreichender Stabilität und Höhe anliegen. Anschließend überträgt die Steuerungseinrichtung 30 über die Leitung 40 an den Decoder 16 ein Steuersignal CTRL, um anzuzeigen, daß der Auslesevorgang abgeschlossen ist. Daraufhin wird der Ausgangstreiber 161 zur Ansteuerung der Wortleitung 17 veranlaßt, den Precharge-Vorgang für die Wortleitung 17 einzuleiten, also den Transistor 162 abzuschalten und den Transistor 163 einzuschalten und die Wortleitung 17 mit Massepotential VSS zu verbinden.

Die Steuerungseinrichtung 30 erzeugt die Signale außerdem aufgrund des Signals RA an ihrem Eingangsanschluß 38, welches angibt, daß eine Zeile, d. h. eine der Wortleitungen des Speicherzellenfeldes 10, zu aktivieren ist. Außerdem zeigt das Signal RC an ihrem Eingangsanschluß 37 an, daß der Zugriff abgeschlossen werden kann, also die entsprechende Zeile grundsätzlich schließbar und deaktivierbar ist. Das Signal RC veranlaßt dann die Aktivierung des Steuersignals CTRL auf Leitung 40, wenn die Bewertungseinrichtung 36 über den Anschluß 39 der Steuerungseinrichtung 30 mitgeteilt hat, daß der Auslesevorgang bereits zu einer ausreichend sicheren und ausreichend hohen Verstärkung durch die Leseverstärker 13 bzw. 35 geführt hat.

Während des Anlegens von Versorgungsspannung, also des Power-Up, wird die Referenzspeicherzelle 32 mit einem vorbestimmten Datenwert "0" oder "1" beschrieben. Die Wortleitung 31 ist beispielsweise eine solche, die ansonsten auch als Sample-Wortleitung verwendet wird, um Wortleitungstimings einzustellen. Durch sämtliche Steuerungsmaßnahmen, insbesondere durch die Steuerungseinrichtung 30 wird gewährleistet, daß die Referenzspeicherzelle 32 gleichzeitig wie bei einem Zugriff auf eine der Speicherzellen des Speicherzellenfeldes 10 angesteuert wird, insbesondere auch wie alle anderen Speicherzellen wieder aufgefrischt wird.

Der Befehl zum Schließen einer Wortleitung wird durch die Erfindung zum frühestmöglichen Zeitpunkt an den Wortleitungsdecoder 16 weitergegeben, nämlich dann, wenn durch die Bewertungseinheit 36 festgestellt wird, daß der aus der Speicherzelle 32 über den Referenzleseverstärker 35 ausgelesene Datenwert mit ausreichend hohem Pegel anliegt. Der Wortleitungsdecoder 16 steht mit Abschluß des Precharge-Vorgangs für einen weiteren Zugriff auf eine der Speicherzellen des Speicherzellenfeldes 10 wieder zur Verfügung. Da die Referenzschaltung und Steuerungseinrichtung 30 dafür sorgen, daß der Precharge-Vorgang baldmöglichst eingeleitet wird, wird die Zugriffsgeschwindigkeit aufeinanderfolgender Speicherzugriffe erhöht, ohne daß die Zuverlässigkeit des Auslesevorgangs in Frage gestellt wird.


Anspruch[de]
Halbleiterspeicher umfassend:

– ein Speicherzellenfeld (10) mit einer Vielzahl von Wortleitungen (17, 18), an die jeweils mindestens eine Speicherzelle (11, 12) angeschlossen ist,

– einen Decoder (16), über den eine der Wortleitungen (17) aus der Vielzahl von Wortleitungen in Abhängigkeit von einer Adresse (RADR) auswählbar ist und mit einem aktiven Pegel (VPP) und einem anderen nicht-aktiven Pegel (VSS) ansteuerbar ist,

– eine Steuerungseinrichtung (30) zur Ansteuerung des Decoders (16), um die Ausgabe eines nicht-aktiven Pegels (VSS) auf die ausgewählte Wortleitung (17) freizugeben,

– eine Referenzwortleitung (31), die parallel zu der ausgewählten Wortleitung (17) ansteuerbar ist und die mit einer Referenzspeicherzelle (32) verbunden ist,

– einen Referenzleseverstärker (35), der über eine Referenzbitleitung (34) mit der Referenzspeicherzelle (32) verbunden ist und der mit einer komplementären Referenzbitleitung (33) verbunden ist, und

– eine Bewertungseinrichtung (36), die mit der Referenzbitleitung (34) und mit der komplementären Referenzbitleitung (33) verbunden ist, um den an den Referenzbitleitungen (33, 34) anliegenden Pegel mit je einem Vergleichspegel zu vergleichen, um davon abhängig die Ausgabe des nicht-aktiven Pegels (VSS) auf die ausgewählte Wortleitung (17) zu veranlassen.
Halbleiterspeicher nach Anspruch 1, dadurch gekennzeichnet, daß die Steuerungseinrichtung (30) ein Steuersignal (CTRL) erzeugt, das dem Decoder (16) mitgeteilt wird, um davon abhängig die Ausgabe des nicht-aktiven Pegels (VSS) auf die ausgewählte Wortleitung (17) zu steuern, und daß die Ausgabe des Steuersignals (CTRL) von der Bewertungseinrichtung (36) freigegeben wird. Halbleiterspeicher nach Anspruch 1 oder 2, dadurch gekennzeichnet, daß durch die Steuerungseinrichtung (30) die Referenzspeicherzelle (32) mit einem vorbestimmten Datenwert in Abhängigkeit von einer Initialisierung des Halbleiterspeichers beschreibbar ist. Halbleiterspeicher nach einem der Ansprüche 1 bis 3, gekennzeichnet durch einen Leseverstärker (13), um eine an die ausgewählte Wortleitung (17) angeschlossene Speicherzelle (11) auszulesen, wobei der Referenzleseverstärker (35) und der Leseverstärker (13) in Abhängigkeit von der Steuerungseinrichtung (30) über einen Ausgangsanschluß (51) gleichzeitig zur Verstärkung freigeschaltet werden. Halbleiterspeicher nach Anspruch 2, dadurch gekennzeichnet, daß der Decoder (16) ausgangsseitig für jede Wortleitung (17, 18) je eine Treiberstufe (161) aufweist, die an einen Anschluß zur Bereitstellung des aktiven Pegels (VPP) und einen Anschluß zur Bereitstellung des nicht-aktiven Pegels (VSS) sowie an die jeweilige Wortleitung (17) angeschlossen ist, daß die ausgewählte Wortleitung (17) über den Treiber (161) mit dem Anschluß für den nicht-aktiven Pegel (VSS) verbunden wird, wenn die Steuerungseinrichtung (30) das Steuersignal ausgibt. Halbleiterspeicher nach einem der Ansprüche 1 bis 5, dadurch gekennzeichnet, daß die Speicherzellen einen Auswahltransistor (111) und einen Speicherkondensator (112) umfassen, daß der Steueranschluß des Auswahltransistors (111) mit einer der Wortleitungen (17) verbunden ist.






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