Diese Erfindung betrifft im Allgemeinen die Elektrotechnik und insbesondere Schaltungen, um einen Taktverlust zu erfassen und ein Umschalten von Taktsignalen zu bewirken.

Viele elektronische Vorrichtungen einschließlich programmierbarer Logikvorrichtungen verwenden Taktsignale. Programmierbare Logikvorrichtungen ("PLDs") (manchmal auch als PALs, PLAs, FPLAs, EPLDs, EEPLDs, LCAs oder FPGAs bezeichnet) sind gut bekannte integrierte Schaltungen, welche die Vorteile von festgelegten integrierten Schaltungen mit der Flexibilität von kundenspezifischen integrierten Schaltungen bieten. Solche Vorrichtungen sind nach dem Stand der Technik gut bekannt und stellen typischerweise eine "serienmäßig produzierte" Vorrichtung bereit, welche mindestens einen Abschnitt aufweist, der elektrisch programmiert werden kann, um spezifischen Anforderungen des Benutzers zu genügen. Anwendungsspezifische integrierte Schaltungen ("ASICs") sind herkömmlicherweise festgelegte integrierte Schaltungen; es ist jedoch möglich, einen ASIC bereitzustellen, welcher einen Abschnitt oder Abschnitte aufweist, welche programmierbar sind; daher ist es für eine integrierte Schaltungsvorrichtung möglich, die Qualität sowohl eines ASICs als auch eines PLDs aufzuweisen. Die Bezeichnung PLD, wie sie hier verwendet wird, wird als breit genug betrachtet, um solche Vorrichtungen zu umfassen.

Taktsignale können innerhalb oder außerhalb der elektronischen Vorrichtung erzeugt werden. Manchmal kann es erwünscht sein, zwei oder mehr Taktsignale bereitzustellen, welche alternativ verwendet werden können. Ein Grund, um zwei oder mehr alternative Taktsignale bereitzustellen, kann sein, eine Redundanz zu bewerkstelligen, welche ermöglicht, dass ein Betrieb sogar fortgesetzt wird, wenn das primäre Taktsignale, welches von der Vorrichtung eingesetzt wird, verloren wird oder anderweitig keine geeignete Funktion aufweist. Ein anderer Grund, um zwei oder mehr alternative Taktsignale bereitzustellen, kann sein, zwischen verschiedenen Frequenzen zu wählen, um die Vorrichtung oder einen Abschnitt der Vorrichtung zu betreiben. Während es bekannt ist, für eine Umschaltung bei einem Verlust eines Taktsignal zu sorgen, gibt es auch eine Anforderung, eine Flexibilität in derselben Vorrichtung bereitzustellen, um zwischen Taktsignalen aus Gründen eines Taktverlustes einerseits und aus von einem Benutzer bestimmten Gründen andererseits umzuschalten. Darüber hinaus gibt es auch eine Anforderung nach einer einfachen digitalen Schaltung zur Erfassung eines Taktverlustes. Die US 4,156,200, auf welcher der Oberbegriff des angehängten Anspruchs 1 basiert, beschreibt eine Taktpulsschaltung, bei welcher zwei Taktpulsgeneratoren in einer aktiven-bereiten Schaltungsanordnung arbeiten, um ein höchst verfügbares einzelnes Taktausgangssignal bereitzustellen, welches eine Folge periodischer Pulse umfasst. Die Anordnung umfasst mehrere Zähler, um Pulse zu zählen, welche durch den jeweiligen Taktpulsgenerator erzeugt werden. Eine Vergleichsschaltung, welche mit den Zählern verbunden ist, erzeugt ein Ungleichheitssignal, welches einen sichtbaren Fehler eines der Generatoren anzeigt. Eine Logikschaltung, welche auf das Ungleichheitssignal reagiert, bewirkt darauf folgend, dass Taktausgangspulse von dem betriebsfähigen Pulsgenerator abgeleitet werden. Bei einer Ausführungsform dieser Erfindung wird ein tatsächlicher Fehler von einem erlaubten Phasendrift des Generatorausgangssignals unterschieden. Eine andere Ausführungsform verwendet zusätzliche Zähler, welche auf komplementäre Generatorausgangssignale reagieren, um eine nicht unterbrochene Folge von Taktausgangspulsen unabhängig von einem Fehler von einem der Pulsgeneratoren zu erhalten.

Erfindungsgemäß wird eine Schaltung zur Erfassung eines Taktverlustes bereitgestellt, welche umfasst:

einen ersten Zähler, welcher derart gekoppelt ist, dass er ein erstes Signal, welches ein erstes Taktsignal kennzeichnet, empfängt, und derart gekoppelt ist, dass er einen ersten Zählerwert bereitstellt, welcher auf das erste Signal reagiert;

einen zweiten Zähler, welcher derart gekoppelt ist, dass er ein zweites Signal, welches ein zweites Taktsignal kennzeichnet, empfängt, und derart gekoppelt ist, dass er einen zweiten Zählerwert bereitstellt, welcher auf das zweite Signal reagiert; und

eine Rücksetzschaltung, welche derart gekoppelt ist, dass sie ein Rücksetzsignal für den ersten und zweiten Zähler bereitstellt, welches auf den ersten Zählerwert in Kombination mit dem zweiten Zählerwert reagiert; gekennzeichnet durch eine Auswerteschaltung, welche derart mit dem ersten und dem zweiten Zähler gekoppelt ist, dass sie erfasst, wenn der erste Zählerwert einen vorgeschriebenen Wert erreicht und wenn der zweite Zählerwert den vorgeschriebenen Wert erreicht, wobei:

die Rücksetzschaltung derart ausgestaltet ist, dass sie das Rücksetzsignal bereitstellt, wenn sowohl der erste als auch der zweite Zählerwert beide Werte ungleich Null sind, welche kleiner als der vorgeschriebene Wert sind; und

die Auswerteschaltung derart ausgestaltet ist, dass sie eine erste Ausgabe bereitstellt, welche kennzeichnet, dass das zweite Taktsignal mangelhaft ist, wobei auf den ersten Zähler reagiert wird, welcher den vorgeschriebenen Wert erreicht, und eine zweite Ausgabe bereitstellt, welche kennzeichnet, dass das erste Taktsignal mangelhaft ist, wobei auf den zweiten Zähler reagiert wird, welcher den vorgeschriebenen Wert erreicht.

Die neuartigen Merkmale der Erfindung sind in den angefügten unabhängigen Ansprüchen dargelegt. Darüber hinaus sind Erweiterungen in den abhängigen Ansprüchen definiert. Jedoch wird zum Zwecke einer Erläuterung eine bestimmte Ausführungsform von mehreren Aspekten der Erfindung durch Bezug auf die folgenden Figuren beschrieben.

1 ist eine Darstellung, welche eine Schaltung zur Erfassung eines Taktverlustes und zur Taktumschaltung gemäß Prinzipien eines Aspektes der vorliegenden Erfindung darstellt.

2 ist ein Zustandsdiagramm, welches Zustände darstellt, welche durch den Schaltungsabschnitt zum Taktumschalten der Schaltung der 1 realisiert werden, um eine Synchronisierung bei einer Taktumschaltung zu realisieren.

3 ist eine Darstellung, welche den Abschnitt zur Erfassung eines Taktverlustes der Schaltung der 1 mit mehr Details darstellt, wobei der Abschnitt zur Erfassung eines Taktverlustes gemäß Prinzipien eines Aspektes der vorliegenden Erfindung ausgebildet ist.

4a ist ein Zeitablaufdiagramm, welches Zählerwerte, ein Zählerwertzurücksetzen und eine Signalisierung "Takt ist mangelhaft" für zwei beispielhafte Taktsignale, welche der Schaltung zur Erfassung eines Taktverlustes der 3 bereitgestellt werden, darstellt, wobei die zwei Taktsignale im Wesentlichen dieselbe Frequenz aufweisen.

4b ist ein Zeitablaufdiagramm, welches Zählerwerte, ein Zählerwertzurücksetzen und eine Signalisierung "Takt ist mangelhaft" für zwei beispielhafte Taktsignale, welche der Schaltung zur Erfassung eines Taktverlustes der 3 bereitgestellt werden, darstellt, wobei die zwei Taktsignale unterschiedliche Frequenzen aufweisen.

Die folgende Beschreibung wird präsentiert, um jedem Fachmann zu ermöglichen, die Erfindung auszuführen und einzusetzen, und wird in dem Zusammenhang von bestimmten Anwendungen und ihren Anforderungen bereitgestellt. Verschiedene Modifikationen an den bevorzugten Ausführungsformen werden dem Fachmann leicht ersichtlich, und die allgemeinen Prinzipien, welche hier definiert werden, können auf andere Ausführungsformen und Anwendungen angewendet werden, ohne den Umfang der Erfindung zu verlassen. Daher soll die vorliegende Erfindung nicht auf die dargestellten Ausführungsformen beschränkt sein, sondern soll dem weitesten Umfang entsprechen, welcher mit den Prinzipien und den Merkmalen, welche hier offenbart werden, übereinstimmt.

Obwohl bestimmte Ausführungsformen im Detail beschrieben werden, können verschiedene Modifikationen an den hier beschriebenen Ausführungsformen vorgenommen werden, ohne den Umfang der vorliegenden Erfindung zu verlassen, da die Erfindung nur durch die beigefügten Ansprüche beschränkt wird.

1 ist eine Darstellung einer Schaltung 10 zur Erfassung eines Taktverlustes und zur Taktumschaltung in Übereinstimmung mit Prinzipien eines Aspektes der vorliegenden Erfindung. Die Schaltung 10 empfängt zwei Taktsignale CLK0 und CLK1, welche derart geleitet werden, dass sie durch einen Multiplexer ("Mux") 11, einen Mux 12 und eine Takterfassungsschaltung 20 empfangen werden, wie es dargestellt ist. Basierend auf einem Steuersignal CLKSW, welches von einer Umschaltschaltung 14 empfangen wird, wählt der Mux 11 eines der zwei Taktsignale aus, um es durch einen N-Zähler 13 zur Bereitstellung eines Signals REFCLK einem Eingang eines Phasenfrequenzdetektors (PFD) 15 der PLL-Schaltung einer elektronischen Vorrichtung, in welcher die Schaltung 10 implementiert ist, bereitzustellen. PLLs werden typischerweise als Teil einer Taktschaltung eingesetzt, um Taktsignale zu erzeugen, um eine Vorrichtung zu betreiben. Basierend auf einem Steuersignal SMCLKSW, welches von der Umschaltschaltung 14 empfangen wird, wählt der Mux 12 eines der zwei Taktsignale aus, um es bereitzustellen, um die Umschaltschaltung 14 zu betreiben, wie es dargestellt ist.

Die Takterfassungsschaltung 20 erzeugt Signale CLK0BAD und CLK1BAD, welche anzeigen, ob die Signale CLK0 bzw. CLK1 angemessen arbeiten oder nicht. Die Taktumschaltschaltung 14 steuert die Muxe 11 und 12, um Taktsignale basierend auf den Eingangssignalen, welche von der Takterfassungsschaltung 20 empfangen werden, dem Eingangssignal EXTSWITCH, welches von der Vorrichtung (entweder basierend auf einer Benutzereingabe oder basierend auf vordefinierten Bedingungen, welche keinen Bezug auf den Verlust von CLK0 oder CLK1 besitzen) empfangen wird, und basierend auf dem Signal GLOCK, welches von der PLL-Schaltung der Vorrichtung empfangen wird, zu erzeugen. Das Signal GLOCK zeigt an, ob eine Einregelung mit dem Signal REFCLK erzielt worden ist oder nicht.

Als eine Anfangsbedingung liegt das Steuersignal CLKSW derart vor, dass der Mux 11 entweder CLK0 oder CLK1 als das primäre Taktsignal auswählt, d.h. das Taktsignal, welches aktuell der Taktschaltung (in diesem Fall der PLL-Schaltung) der elektronischen Vorrichtung bereitgestellt wird. Das andere Signal ist das sekundäre Taktsignal. Das Steuersignal SMCLKSW liegt derart vor, dass der Mux 12 das sekundäre Taktsignal auswählt, damit es der Umschaltschaltung 14 vorliegt. Dies stellt ein einfaches Verfahren bereit, um sicherzustellen, dass die Schaltung 10 keine Umschaltung zu einem Taktsignal auslöst, welches nicht funktioniert, da, wenn der sekundäre Takt verloren gegangen ist, die Umschaltschaltung 14 inaktiv ist und keine Umschaltung auslöst.

Die Umschaltschaltung 14 kann eine Umschaltung von einem primären zu einem sekundären Taktsignal entweder abhängig von einem Signal von der Takterfassungsschaltung 20, welche anzeigt, dass der primäre Takt (CLK0 oder CLK1) mangelhaft ist, oder abhängig von dem Signal EXTSWITCH, welches eine Umschaltung anzeigt, auslösen. EXTSWITCH könnte eingesetzt werden, um einem Benutzer zu ermöglichen, eine Umschaltung zwischen Takten von unterschiedlichen Frequenzen auszulösen, oder es könnte eingesetzt werden, um eine Antwort basierend auf irgendeiner anderen Gruppe von Kriterien auszulösen. Darüber hinaus zeigt das Signal GLOCK an, ob die PLL-Schaltung der elektronischen Vorrichtung eine Einregelung mit dem primären Taktsignal erzielt hat oder nicht. Wenn das Signal GLOCK anzeigt, dass die Einregelung nicht vorliegt, kann die Umschaltschaltung 14 eine Umschaltung von dem primären zu einem sekundären Takt initiieren.

Wenn die Umschaltschaltung 14 ein Signal empfängt, welches eine Umschaltung anzeigt (und welches abhängig von den Signalen CLK0BAD, CLK1BAD, EXTSWITCH oder GLOCK angezeigt wird), schaltet es das Signal CLKSW, welches zu dem Mux 11 gesendet wird, und das Signal SMCLKSW, welches zu dem Mux 12 gesendet wird, um, so dass das Taktsignal, welches von dem jeweiligen Mux ausgewählt wird, umgeschaltet wird. Wenn umgeschaltet wird, wird jedoch eine Synchronisierungssequenz ausgeführt, um einen angemessenen Übergang zwischen den Signalen sicherzustellen. Die Umschaltschaltung 14 führt einen Synchronisierungsprozess basierend auf Steuersignalen SYNC1 und SYNC2 und basierend darauf, ob der primäre Takt zu der Zeit, zu welcher die Umschaltung ausgelöst wird, gut oder mangelhaft ist, aus. Ein UND-Gatter 17 wird eingesetzt, um das Taktsignal von der PLL-Taktschaltung während der Synchronisierung auszublenden, wie es mit Bezug auf das Zustandsdiagramm der 2 nun erläutert wird.

2 stellt die Zustände dar, welche durch die Umschaltschaltung 14 realisiert werden, um bei einer Umschaltung zu synchronisieren. Dieser Prozess hilft sicherzustellen, dass der erste hohe Signalpuls, welcher in dem Signal vorhanden ist, welches von dem Mux 11 zu dem N-Zähler 13 nach einer Umschaltung gesendet wird, nicht extrem schmal ist. Ein Anfangszustand 21 ist in dem System definiert, wenn ein gegebenes Taktsignal (CLK0 oder CLK1) dem N-Zähler 13 durch den Mux 11 bereitgestellt wird. In dem Anfangszustand 21 stellt die Umschaltschaltung 14 dem UND-Gatter 17 ein Signal CLK0N mit einem hohen Wert bereit, so dass das primäre Taktsignal dem N-Zähler 13 bereitgestellt wird, um das Signal REFCLK dem PFD 15 bereitzustellen. Eine Umschaltung kann entweder realisiert werden, wenn das primäre Taktsignal verloren wird (wie es durch das relevante Signal CLK0BAD oder CLK1 BAD angezeigt wird) oder wenn eine Signalumschaltung aus anderen Gründen, welche auf dem Signal ESWITCH basieren, initiiert wird.

Die Steuersignale SYNC1 und SYNC2 werden verwendet, um zu bestimmen, ob eine Synchronisierung nur auf dem "zugeführten" Taktsignal basiert, d.h. dem Taktsignal des sekundären Taktes, oder ob es sowohl auf dem "zugeführten" Taktsignal als auch auf dem "abgeführten" Taktsignal, d.h. dem Signal des primären Taktes, basiert. Wenn SYNC1 auf einen niedrigen Wert eingestellt ist, dann befindet sich das System in einer Betriebsart, welche als eine "automatische Synchronisierungs-" Betriebsart bezeichnet werden könnte, welche nur dann schaltet, wenn das primäre Taktsignal mangelhaft wird. Wenn der primäre Takt mangelhaft ist, dann überspringt das System einen Zustand, Warte auf den abgeführten Takt' 22 und kommt direkt zu einem Zustand, Blende dem PLL den Takt aus' 23. In diesem Zustand stellt die Taktumschaltschaltung 14 dem UND-Gatter 17 ein Signal CLK0N mit einem niedrigen Wert bereit, wodurch das primäre Taktsignal für die PLL-Schaltung der elektronischen Vorrichtung ausgeblendet wird. In einem Zustand, Warte auf den zugeführten Takt' 24 wartet das System, dass das sekundäre Taktsignal auf einen niedrigen Wert fällt. Dann ändert die Umschaltschaltung 14 in einem Zustand, Schalte den Referenztakt um' 25 das Signal CLKSW, welches zu dem Mux 11 gesendet wird, so dass das sekundäre statt des primären Taktsignals (CLK0 oder CLK1) ausgewählt wird. Wenn das sekundäre Taktsignal einmal ausgewählt ist, ändert die Umschaltschaltung 14 schließlich den Wert des Signals CLK0N, welches zu dem UND-Gatter 17 gesendet wird, von niedrig auf hoch, so dass das neue Taktsignal (d.h. das sekundäre oder "zugeführte" Taktsignal) nun dem N-Zähler 13 bereitgestellt werden kann, um dem PFD 15 des PLL der elektronischen Vorrichtung das Signal REFCLK bereitzustellen. Das System fällt in den Startzustand 21 zurück.

Wenn SYNC1 auf einem hohen Wert liegt, dann befindet sich das System in einer Betriebsart, welche als "manuelle" Betriebsart bezeichnet werden könnte. In solch einer Betriebsart wird abhängig davon, ob SYNC2 auf einem hohen Wert liegt oder nicht, entweder der "abgeführte" Takt bei dem Synchronisierungsprozess verwendet oder nicht (d.h. ob das System von dem Startzustand 21 zu dem Zustand, Warte auf den abgeführten Takt' 22 oder direkt zu dem Zustand, Blende dem PLL den Takt aus' 23 übergeht, wie es vorab beschrieben ist). In dem Zustand 22 wartet das System, bis der primäre Takt auf einem niedrigen Wert liegt, bevor es in den Zustand, Blende dem PLL den Takt aus' 23 übergeht. Die Umschaltschaltung 14 überwacht die Ausgabe des Mux 11 (ein Signal P-CLK), wie es dargestellt ist, und daher ist es möglich, zu bestimmen, wann der primäre Takt einen niedrigen Wert annimmt. Wenn sich das System einmal in dem Zustand 22 befindet, geschehen die Zustandübergänge, wie es bereits vorab beschrieben ist. Es sei angemerkt, dass, wenn SYNC1 auf einen hohen Wert gesetzt ist, SYNC2 nur auf einen niedrigen Wert gesetzt werden sollte, wenn angenommen wird, dass beide Takte immer vorhanden sind. Wenn SYNC1 auf einem hohen Wert liegt und SYNC2 auf einem hohen Wert liegt, dann synchronisiert sich das System immer nur bezüglich des "zugeführten" Taktes und die Übergänge geschehen, wie es vorab beschrieben ist, direkt von dem Zustand 21 zu dem Zustand 23, ohne auch den Zustand 22 zu durchlaufen. In solch einer Betriebsart (SYNC1 liegt auf einem hohen Wert und SYNC2 liegt auf einem hohen Wert) kann ein Übergang entweder initiiert werden, indem das Signal, welches anzeigt, dass der primäre Takt mangelhaft ist, auf einem hohen Wert liegt, oder indem das Signal EXTSWITCH auf einem hohen Wert liegt.

Der Fachmann erkennt, dass die vorab ausgeführte Beziehung zwischen den Synchronisierungssignalen nur beispielhaft ist und andere Variationen möglich sind, ohne von dem Umfang dieses Aspekts der Erfindung abzuweichen. Um nur eine Alternative zu nennen, könnte eine "manuelle" Betriebsart realisiert werden, welche automatisch außer Kraft gesetzt wird, wann immer der primäre Takt mangelhaft wird. Mit anderen Worten könnte man das vorab stehende Beispiel verändern und eine Logik realisieren, so dass, auch wenn SYNC1 auf einem hohen Wert liegt und SYNC2 auf einem niedrigen Wert liegt, das System keinen Übergang in den Zustand 22 versuchen wird, wenn der abgeführte Takt mangelhaft ist.

3 ist eine Darstellung der Schaltung 30 zur Erfassung eines Taktverlustes der Schaltung 10 in 1. Die Signale CLK0 und CLK1 werden von Flankenerfassungsschaltungen 31a bzw. 31b empfangen. Die Flankenerfassungsschaltungen 31a bzw. 31b erzeugen ein Signal EDGE0 bzw. EDGE1, welches die Flanken des Taktsignals CLK0 bzw. CLK1 darstellt. Die Signale EDGE0 und EDGE1 weisen Pulse sowohl für die steigende als auch für die fallende Flanke der entsprechenden Taktsignale CLK0 und CLK1 auf. Bei einer alternativen Ausführungsform könnten die Taktsignale direkt den entsprechenden Zählern bereitgestellt werden, um jeden Taktpuls anstatt jedes Taktsignalübergangs zu zählen. Jedoch ermöglicht ein Einsatz der Flankenerfassungsschaltungen, wie es in der illustrierten Ausführungsform dargestellt ist, eine raschere Erfassung eines Signals bezüglich eines verlorenen Taktes. Die Signale EDGE0 und EDGE1 werden 2-Bit-Zählern 32a bzw. 32b bereitgestellt. Die Zähler 32a und 32b erzeugen Zählerwerte, welche für jeden Puls der entsprechenden Flankensignale inkrementiert werden, und die Zählerwerte werden als Signale bit0a und bit1a (für den Zähler 32a) und bit0b und bit1b (für den Zähler 32b) ausgegeben.

Die Signale bit0a und bit1a werden einer Logikschaltung 33a einer ersten Stufe bereitgestellt, und die Signale bit0b und bit1b werden einer Logikschaltung 33b der ersten Stufe bereitgestellt. Die Logikschaltung 33a der ersten Stufe gibt zwei Signale CLKBAD1 und RESET0 aus. Die Logikschaltung 33b der ersten Stufe gibt auch zwei Signale CLKBAD0 und RESET1 aus. Die Logikschaltung 33a wird durch eine UND-Funktion realisiert, wobei CLKBAD1 durch eine UND-Funktion der Eingangssignale bit0a und bit1a gebildet wird. In ähnlicher Weise wird die Logikschaltung 33b durch eine UND-Funktion realisiert, wobei CLKBAD0 durch eine UND-Funktion der Eingangssignal bit0b und bit1b gebildet wird. Wenn der Zähler 32a jemals einen Zählerwert von "3" erreicht, d.h. "11" in binärer Form, ohne zurückgesetzt zu werden, erhält CLKBAD1 daher einen hohen Wert, was anzeigt, dass das Signal CLK1 mangelhaft ist. Wenn in ähnlicher Weise der Zähler 32b jemals einen Zählerwert von "3" erreicht, d.h. "11" in binärer Form, ohne zurückgesetzt zu werden, erhält CLKBAD0 einen hohen Wert, was anzeigt, dass das Signal CLK0 mangelhaft ist. Der Grund für eine solche Beziehung zwischen den Zählerwerten und der Signalisierung eines Taktverlustes wird nun mit Bezug auf die zusätzlichen logischen Funktionen, welche durch die Schaltungen 33a, 33b und 34 realisiert werden, erläutert.

Die Logikschaltung 33a der ersten Stufe realisiert auch eine XOR-Funktion, so dass das Ausgangssignal RESET0 eine XOR-Funktion der Eingangsbits bit0a und bit1a ist. Daher erhält RESET0 einen hohen Wert, wenn der Zählerwert des Zählers 32a 1 ("01" in binärer Form) oder 2 ("10" in binärer Form) ist, sonst erhält er einen niedrigen Wert. In ähnlicher Weise realisiert die Logikschaltung 33b der ersten Stufe eine XOR-Funktion, so dass das Ausgangssignal RESET1 eine XOR-Funktion der Eingangsbits bit0b und bit1b ist.

Die Logikschaltung 34 der zweiten Stufe realisiert eine UND-Funktion, so dass ihr Ausgangssignal RESET eine UND-Funktion ihrer Eingangssignale RESET0 und RESET1 ist. Wenn RESET einen hohen Wert aufweist, werden beide Zähler auf 0 ("00" in binärer Form) zurückgesetzt. Das Ergebnis der kombinierten Realisierung der Zähler 32a und 32b, der Logikschaltungen 33a und 33b der ersten Stufe und der Logikschaltung 34 der zweiten Stufe, welche alle verbunden sind, wie es dargestellt ist, ist, dass, wenn der Zähler, welcher das Signal empfängt, welches das Taktsignal CLK0 bezeichnet (d.h. der Zähler 32a), einen Zählerwert von 3 erreicht, ohne zurückgesetzt zu werden, dies anzeigt, dass das Taktsignal CLK1 mangelhaft ist. Wenn in ähnlicher Weise der Zähler, welcher das Signal empfängt, welches das Taktsignal CLK1 bezeichnet (d.h. der Zähler 32b), einen Zählerwert von 3 erreicht, ohne zurückgesetzt zu werden, zeigt dies an, dass das Taktsignal CLK0 mangelhaft ist.

Die implementierten logischen Funktionen werden in den folgenden Wahrheitstabellen zusammengefasst: bit0a bit1a RESET0 CLKBAD1 0 0 0 0 0 1 1 0 1 0 1 0 1 1 0 1 bit0b bit1b RESET1 CLKBAD0 0 0 0 0 0 1 1 0 1 0 1 0 1 1 0 1 RESET0 RESET1 RESET 0 0 0 0 1 0 1 0 0 1 1 1

Der Fachmann erkennt, dass zum Erreichen der Prinzipien, welche durch die beispielhafte Schaltung 30 dargestellt sind, komplementäre Funktionen in anderen Kontexten eingesetzt werden können, um identische Ergebnisse zu erzielen. Daher werden für den hier zu erfüllenden Zweck die Begriffe UND und XOR derart betrachtet, dass sie auch ihre komplementären Funktionen NAND und XNOR oder andere Gruppen von Logikgattern umfassen, welche, wenn sie realisiert werden, dieselben Ergebnisse, wie die hier dargestellen, erzielen. Darüber hinaus können andere logische Funktionen als UND und XOR eingesetzt werden, ohne notwendigerweise den Umfang der breiteren Aspekte der vorliegenden Erfindung zu verlassen.

4a stellt Zählerwerte, ein Zurücksetzen und eine Signalisierung eines Taktverlustes für zwei beispielhafte Taktsignale von im Wesentlichen derselben Frequenz dar, welche der Schaltung zur Erfassung eines Taktverlustes der 3 bereitgestellt werden. Es sei angenommen, dass beide Zähler an der linken Seite der Darstellung bei 00 beginnen und die Darstellung von links nach rechts betrachtet wird, wobei zuerst ein Übergang für das Signal CLK0 auftritt, was wiederum den Zählerwert des Zählers 32a auf 01 (d.h. eine "1" ausgedrückt in binärer Form) inkrementiert. Der nächste Übergang tritt für das Signal CLK1 auf, was wiederum den Zählerwert des Zählers 32b auf 01 inkrementiert. Auf der Grundlage der vorab referenzierten Wahrheitstabellen löst die Bedingung, dass beide Zähler einen Wert von 01 aufweisen, einen Reset aus. Daher tritt zum Zeitpunkt t1 ein Reset auf und beide Zählerwerte werden auf 00 zurückgesetzt. Dieses Muster wiederholt sich, wie es dargestellt ist, mit Resets, welche wiederum zu Zeitpunkten t2, t3 und t4 auftreten. Nach t4 hört das Taktsignal CLK1 jedoch auf, Pulse zu erzeugen. Daher wird nach t4 der Zählerwert des Zählers 32a fortgesetzt inkrementiert, während der Zählerwert des Zählers 32b auf 00 verbleibt. Solange einer der Zählerwerte auf 00 bleibt, tritt auf Grundlage der vorab referenzierten Wahrheitstabellen kein Signal RESET auf, und daher wird der Zählerwert des Zählers 32a durch die folgenden Werte inkrementiert: 01, 10 (binäre "2") und 11 (binäre "3"). Wenn der Zählerwert 11 erreicht, erhält auf der Grundlage der vorab referenzierten Wahrheitstabellen das Signal CLKBAD1 bei t5 einen hohen Wert, was anzeigt, dass das Signal CLK1 mangelhaft ist.

4b stellt Zählerwerte, ein Zurücksetzen und eine Signalisierung eines Taktverlustes für zwei beispielhafte Taktsignale von im Wesentlichen unterschiedlichen Frequenzen dar, welche der Schaltung zur Erfassung eines Taktverlustes der 3 bereitgestellt werden. Es sei angenommen, dass beide Zähler bei 00 an der linken Seite der Darstellung beginnen und die Darstellung von links nach rechts betrachtet wird, wobei zuerst ein Übergang für das Signal CLK0 auftritt, was wiederum den Zählerwert des Zählers 32a auf 01 inkrementiert. Der nächste Übergang, welcher auftritt, betrifft auch das Signal CLK0, was wiederum den Zählerwert des Zählers 32a auf 10 (binäre "2") inkrementiert. Der nächste Übergang, welcher auftritt, betrifft das Signal CLK1, was wiederum den Zählerwert des Zählers 32b auf 01 inkrementiert. Auf der Grundlage der vorab referenzierten Wahrheitstabellen löst die Bedingung, dass beide Zähler einen Wert von entweder 01 oder 10 aufweisen, ein Rücksetzsignal RESET aus. Daher tritt bei Zeitpunkt t1 ein Reset auf und beide Zählerwerte werden auf 00 zurückgesetzt. Dieses Muster wiederholt sich, wie es dargestellt ist, mit Resets, welche wiederholt bei Zeitpunkten t2 und t3 auftreten. Nach t3 hört das Taktsignal CLK0 jedoch auf, Pulse zu erzeugen. Daher wird nach t3 der Zählerwert des Zählers 32b fortgesetzt inkrementiert, während der Zählerwert des Zählers 32a auf 00 bleibt. Solange einer der Zählerwerte auf 00 bleibt, tritt auf der Grundlage der vorab referenzierten Wahrheitstabellen kein Signal RESET auf, und daher wird der Zählerwert des Zählers 32b durch die folgenden Werte inkrementiert: 01, 10 ("2") und 11 ("3"). Wenn der Zählerwert des Zählers 32b einmal 11 erreicht, erhält das Signal CLKBAD0 auf der Grundlage der vorab ausgeführten referenzierten Wahrheitstabellen zu einem Zeitpunkt t4 einen hohen Wert, was anzeigt, dass das Signal CLK0 mangelhaft ist.

Die offenbarte Schaltung zur Erfassung eines Taktverlustes stellt das Prinzip dar, dass ein Zurücksetzen der Zähler (z.B. bei dem offenbarten Beispiel das Signal RESET, welches einen hohen Wert aufweist) auf einen Zählerwert des ersten Zählers in Kombination mit einem Zählerwert des zweiten Zählers reagiert, d.h. das Zurücksetzen der Zähler ist eine logische Funktion des ersten Zählerwerts und des zweiten Zählerwerts.

Der Fachmann erkennt, dass, wie es in 4b dargestellt ist, das offenbarte Beispiel einer Schaltung zur Erfassung eines Taktverlustes tolerant für einen bestimmten Frequenzunterschied zwischen den Taktsignalen ist. Mit anderen Worten können die zwei Taktsignale geeignet bei verschiedenen Frequenzen arbeiten, ohne notwendigerweise ein Taktverlustsignal, welches ein "mangelhaftes" Signal anzeigt, auszulösen. Jedoch bei Frequenzunterschieden, welche größer als ein bestimmter Schwellenwert sind, wird die offenbarte beispielhafte Taktverlustschaltung anzeigen, dass ein Taktsignal relativ zu dem anderen "mangelhaft* ist. Die Größe dieses Frequenzunterschiedes hängt von einer bestimmten vorgenommenen Entwurfauswahl ab, was zum Beispiel die Größe der verwendeten Zähler und die realisierten Logikschaltungen umfasst. Es kann jedoch auch erstrebenswert sein, die offenbarte Ausführungsform oder alternative Ausführungsformen der Erfindung zu verändern, um ein System bereitzustellen, wobei eine Taktverlustsignalisierung selektiv abgeschaltet oder selektiv ignoriert werden kann, so dass zum Beispiel eine Taktumschaltschaltung keine Umschaltung basierend auf einem Signal bzgl. eines Taktverlustes auslöst. Solch eine Modifikation würde die Verwendung von Taktsignalen ermöglichen, welche einen Frequenzunterschied oberhalb eines Schwellenwertes aufweisen, der durch eine bestimmte Ausführungsform der Schaltung zur Erfassung eines Taktverlustes toleriert wird.

Andere Modifikationen könnten alternative Ausführungsformen bereitstellen, bei welchen beliebig große Frequenzunterschiede erlaubt sind und zum Beispiel eine Taktverlustschaltung derart ausgestaltet wird, dass sie erfasst, ob sich die Frequenz eines Signals relativ zu der Frequenz des anderen Signals zu stark verändert hat. Bei solch einer Alternative könnte zum Beispiel eine Erfassungs- und Rücksetzschaltung ein Takt-ist-mangelhaft-Signal bereitstellen, welches auf ein Verhältnis von einem ersten Zählerwert eines ersten Zählers zu einem zweiten Zählerwert eines zweiten Zählers reagiert. Dadurch reflektiert das Verhältnis der zwei Zählerwerte das Frequenzverhältnis der zwei Taktsignale, wobei ein Zählerwertverhältnis, welches eine bestimmte obere oder untere Grenze erreicht, anzeigen würde, dass sich die Frequenz eines Taktsignals relativ zu dem anderen über eine vorgeschriebene obere oder untere Grenze hinaus verändert hat. Bei solchen Alternativen könnte eines der zwei Taktsignale als "goldenes" oder als das standardisierte Signal gekennzeichnet sein, dessen Frequenz verwendet wird, um zu bestimmen, ob die Frequenz des anderen "mangelhaft" ist. Eine solche Alternative würde voraussichtlich einen Zähler einsetzen, welcher größer als 2-Bit ist, so dass ein größerer Bereich von Zählerwertverhältnissen möglich wird.

Allgemein ist dem Fachmann klar, dass viele andere Variationen bezüglich der offenbarten Ausführungsformen möglich sind, ohne den Umfang von verschiedenen Aspekten der Erfindung zu verlassen. Um nur ein Beispiel anzugeben, können größere Zähler (z.B. 3-Bit) bei alternativen Ausführungsformen der hier dargestellten Schaltung zur Erfassung eines Taktverlustes eingesetzt werden. Solche größeren Zähler würden natürlich die Verzögerung beim Erfassen eines Verlustes eines Taktsignals beeinflussen, was zum Beispiel bei Anwendungen erstrebenswert sein kann, wo es erwünscht ist, Veränderungen bei einem Frequenzunterschied zwischen zwei Referenztakten zu erfassen und solche Veränderungen zu einer Bedingung für ein Umschalten zu machen. Daher sind die diskutierten Ausführungsformen nur Beispiele. Die zu Grunde liegenden dargestellten Prinzipien sind nicht auf die speziellen dargestellten Beispiele beschränkt. Die vorliegende Erfindung ist nur durch die beigefügten Ansprüche beschränkt.