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Dokumentenidentifikation DE102007019117B4 22.01.2009
Titel Speichermodul
Anmelder Qimonda AG, 81739 München, DE
Erfinder Djordjevic, Srdjan, 81547 München, DE
Vertreter Schoppe, Zimmermann, Stöckeler & Zinkler, 82049 Pullach
DE-Anmeldedatum 23.04.2007
DE-Aktenzeichen 102007019117
Offenlegungstag 30.10.2008
Veröffentlichungstag der Patenterteilung 22.01.2009
Veröffentlichungstag im Patentblatt 22.01.2009
IPC-Hauptklasse G11C 5/06  (2006.01)  A,  F,  I,  20070423,  B,  H,  DE
IPC-Nebenklasse G11C 7/10  (2006.01)  A,  L,  I,  20070423,  B,  H,  DE

Beschreibung[de]
Hintergrund

Die vorliegende Erfindung bezieht sich auf ein Speichermodul, beispielsweise ein FB-DIMM (FB-DIMM = Fully Buffered Dual Inline Memory Module), wie sie z. B. häufig in Computersystemen eingesetzt werden.

Mit der steigenden Rechengeschwindigkeit heutiger Computersysteme steigt auch ständig der Bedarf an Speicherkapazität. Immer komplexer werdende Anwendungen, wie beispielsweise im Bereich der Grafik, Simulation oder auch bei Betriebssystemen, fordern stetig wachsende Speicherkapazitäten und Zugriffsgeschwindigkeiten. Dabei sind im Bereich der konventionellen Technik bereits Speicherbaugruppen bekannt, wie z. B. FB-DIMMs. FB-DIMMs schaffen größere Speicherkapazitäten beispielsweise für Server und Workstations, eine hohe Betriebszuverlässigkeit und eine leichte Wartbarkeit. FB-DIMM unterstützen z. B. DDR2-SDRAM-Speicherbausteine (DDR = Double Data Rate, SDRAM = Synchron Dynamic Random Access Memory). Ein FB-DIMM umfasst beispielsweise eine Mehrzahl von Speicherbausteinen, die von einem AMB (AMB = Advanced Memory Buffer) angesprochen werden können. Ein AMB kann über eine Ein-/Ausgabeschnittstelle, welche z. B. 24 differenzielle Leitungspaare umfassen kann, eine Verbindung zu einem so genannten Memory-Controller bzw. Speicher-Kontroller herstellen, der sich nicht auf dem Speichermodul, d. h. dem FB-DIMM, befindet.

Ein AMB kann ferner mit Speicherbausteinen kommunizieren, die ebenfalls auf dem Speichermodul implementiert sein können. Dies kann über Daten- und Steuerleitungen realisiert werden, wobei die Komplexität der Daten- und Steuerleitungen mit steigendem Speicherbedarf, d. h. mit steigender Anzahl von Speicherbausteinen auf dem Speichermodul wächst. Im Bereich der konventionellen Technik sind beispielsweise Speicherbausteine bekannt, die mehrere so genannte Dies umfassen. Ein Die stellt dabei einen Speicherbereich auf einem Substrat dar, wobei mehrere Dies zu einem Speicherbaustein zusammengefasst sein können, wobei auch von Huckepack-Anordnungen gesprochen wird, da einzelne Dies übereinander angeordnet sein können.

Mit steigendem Speicherbedarf bzw. steigender Speicherkapazität erhöht sich ebenso die Anzahl der Daten bzw. Steuerleitungen auf einem Speichermodul, wobei geringe Leitungsabstände zu hohen Leitungskapazitäten führen, die wiederum den Energiebedarf eines solchen Speichermoduls negativ beeinflussen können. Neben dem stetig wachsenden Bedarf an Speicherkapazität besteht auch ein Bedarf an immer kürzer werdenden Zugriffszeiten auf gespeicherte Daten. Dies bedeutet, dass die verwendeten Speichermodule mit immer höheren Taktraten betrieben werden sollen, so dass auf Daten- und Steuerleitungen Laufzeiteffekte zum Tragen kommen können. Mit wachsender Anzahl an Daten und Steuerleitungen, sowie mit den damit wachsenden Leitungskapazitäten, können Laufzeiteffekte in Speichermodulen kritisch werden und limitierende Effekte nach sich ziehen.

Die DE 10 2005 005 064 A1 offenbart ein Halbleiterspeichermodul, das beispielsweise als ein FBDIMM-Speichermodul ausgebildet ist und ein planares Design aufweist. Dabei kommen Konfigurationen in Frage, die zwei Speicherränge vorsehen, beispielsweise 2R × 4, wobei auf einer Oberseite einer Modulplatine Halbleiterbausteine in zwei Reihen und ebenso auf der Unterseite der Modulplatine Halbleiterbausteine in jeweils zwei Reihen angeordnet sind. Im Gegensatz zu einem „Stacked DRAM"-Design enthalten die Halbleiterbausteine gemäß dem planaren Design nur einen Speicherchip. Durch Verwendung eines parallelen Routings für einen Command Address Bus und einen On-Die Termination Bus lassen sich die Adress-, Takt- und Steuerbusse lastmäßig anpassen, so dass unterschiedliche Signallaufzeiten auf den verschiedenen Bussen weitestgehend vermieden werden.

Die DE 10 2005 032 059 B3 offenbart ein Halbleiterspeichermodul mit einem Steuerchip, der verschiedene Speicherchips ansteuert. Die Speicherchips sind über einem Steuertaktbus in einer Loop Fly-by-Topologie mit dem Steuerchip verbunden. Die Speicherchips sind auf der Modulplatine derart angeordnet, dass jeweils Speicherchips verschiedener Ränge nebeneinander an den Steuertaktbus angeschlossen sind. Ein Datenbus zur Führung des Datentaktsignals verbindet jeweils gemäß einer Point-to-Point-Topologie Speicherchips verschiedener Ränge mit dem Steuerchip. Bei dem Halbleiterspeichermodul wird es ermöglicht, die Laufzeit eines Steuertaktsignals auf dem Steuertaktbus an die Laufzeit des Datentaktsignals auf dem Datentaktbus anzupassen.

Es ist die Aufgabe der vorliegenden Erfindung, ein verbessertes Konzept zu schaffen, um Speicherbausteine, die einem gleichen Speicherrang angehören, auszuwählen.

Zusammenfassung

Gemäß Ausführungsbeispielen schafft die vorliegende Erfindung ein Speichermodul mit einer Platine und einer Mehrzahl von Speicherbausteinen auf der Platine, die verschiedenen Speicherrängen angehören, wobei jeder Speicherrang über ein jeweiliges Auswahlsignal ansprechbar ist. Das Speichermodul umfasst ferner einen Speicherpuffer mit einer Speicherrang-Schnittstelle, die mit den Speicherbausteinen jeden Speicherranges gekoppelt ist und einem Auswahlsignal-Ausgang für das Auswahlsignal jeden Speicherranges, wobei die Speicherbausteine in Reihen auf der Platine angeordnet sind, und sich die Speicherbausteine eines Speicherranges über lediglich die Hälfte der Reihen erstrecken.

Kurzbeschreibung der Figuren

Ausführungsbeispiele der vorliegenden Erfindung werden nachfolgend Bezug nehmend auf die beiliegenden Zeichnungen näher erläutert. Es zeigen:

1 eine schematische Darstellung eines zweiseitigen FB-DIMM;

2 eine schematische Darstellung einer Steuerleitung auf einem zweiseitigen FB-DIMM;

3 ein Ausführungsbeispiel eines Speichermoduls;

4 ein weiteres Ausführungsbeispiel eines Speichermoduls;

5 eine schematische Darstellung eines Ausführungsbeispiels einer Steuerleitung auf einem Speichermodul;

6 schematische Darstellung einer Steuerleitung auf einem vierreihigen FB-DIMM;

7 schematische Darstellung von Speicherrängen auf einem Speichermodul;

8 ein Ausführungsbeispiel eines vierreihigen Speichermoduls;

9 ein weiteres Ausführungsbeispiel eines vierreihigen Speichermoduls;

10 schematische Darstellung der Leitungsführung in einem Ausführungsbeispiel eines Speichermoduls; und

11 ein weiteres Ausführungsbeispiel eines vierreihigen Speichermoduls.

Detaillierte Beschreibung

Bezüglich der nachfolgenden Beschreibung sollte beachtet werden, dass bei den unterschiedlichen Ausführungsbeispielen in den unterschiedlichen Figuren gleiche oder gleich wirkende Funktionselemente gleiche Bezugszeichen aufweisen und die Beschreibung dieser Funktionselemente in den verschiedenen Ausführungsbeispielen untereinander austauschbar ist, so dass eine wiederholte Beschreibung weggelassen werden kann. Ferner werden in der folgenden Beschreibung Auswahlsignale eines Kontrollbusses (engl. control bus) betrachtet. Beispielhaft werden dabei Auswahlsignale und Auswahlleitungen zur Auswahl von Speicherbausteinen bzw. Speicherrängen betrachtet, die auch als CS-Signale bzw. CS-Leitungen (CS = Chip Select) bekannt sind. Die im folgenden beschriebenen Aspekte lassen sich in gleicher Weise auch auf andere Signale und Leitungen anwenden, wie beispielsweise Taktaktivierungssignale und Taktaktivierungsleitungen (vgl. engl. CKE = Clock Enable) oder Terminierungsaktivierungssignale bzw. Terminierungsaktivierungsleitungen (ODT = On Die Termination).

Speichermodule können mehrere so genannte Dies umfassen, die den Speicherrängen eines Speichermoduls zugeordnet werden können. Beispielsweise werden FB-DIMM-Module mit vier und acht Speicherrängen unterschieden, die eine hohe Speicherdichte umfassen können und Kapazitäten von beispielsweise 8 oder 16 Gigabyte aufweisen können. Z. B. können Speicherbausteine verwendet werden, die aus 1 Gbit Dies zusammengesetzt sind. Diese Dies können in einer Huckepackform übereinander angeordnet sein, und über gleiche Datenleitungen durch unterschiedliche Auswahlleitungen angesprochen werden. Eine denkbare Konfiguration wäre eine Anordnung von 2 × 1 Gbit Dies.

Die Speicherbausteine können auf dem Speichermodul in mehreren Reihen angeordnet sein, sowie auf der Vorder- und Rückseite einer Platine eines Speichermoduls. Der AMB ist häufig in der Mitte solcher Speichermodule, wie beispielsweise FB-DIMM, angeordnet, und unterstützt Konfigurationen mit beispielsweise vier oder acht Speicherrängen, wobei häufig die minimale Anzahl von Steuersignalen verwendet wird. Um bei der Implementierung der AMBs Chipoberfläche einzusparen, kann auf die Verwendung von unabhängigen Steuerleitungen für die rechte und die linke Seite beispielsweise eines DIMM verzichtet werden. Ferner würde eine Implementierung der Steuerleitungen für beide Seiten des AMB das Design verkomplizieren, den Leistungsverbrauch und die Anzahl der Anschlüsse des AMB erhöhen. Es kommen demzufolge häufig AMBs zur Anwendung, die über lediglich ein Auswahlsignal für beide Seiten des DIMM verfügen, wobei diese wiederum nach zweireihigen und vierreihigen FB-DIMM-Designs unterschieden werden können. Dies kann zu großen Lasten auf dem Steuersignalbus führen, sowie zu einer sehr komplexen Topologie der Auswahlsignalleitungen auf dem Speichermodul. Eine hohe Last auf einer Auswahlleitung bedeutet, dass an dieser Stelle ein hoher Energiebedarf entsteht, und die Signalintegrität degradiert, d. h. Einschwingvorgänge, Laufzeiteffekte usw. verzerren die Auswahlsignale.

1 zeigt eine schematische Darstellung eines FB-DIMM, wobei im oberen Bereich der 1 die Vorderseite 110 des FB-DIMM dargestellt ist und im unteren Bereich die Rückseite 120. Auf der Vorderseite 110 des FB-DIMM ist ein AMB 130 dargestellt, sowie 16 Speicherbausteine 140. Ferner sind auf der Rückseite des FB-DIMM 120 20 weitere Speicherbausteine 140 zu erkennen. Ein Speicherbaustein 140 kann aus mehreren Dies bestehen, beispielsweise aus zweien. Die Vorderseite 110 des FB-DIMM zeigt ferner schematisch eingezeichnet eine Adressleitung 150, die den Speicherbausteinen 140 beispielsweise Spaltenadressen (CA = Column Address) zuführt. Die Adressleitung 150 ist symbolisch dargestellt und kann in der Realität ein ganzes Leitungsbündel umfassen, dessen Größe sich nach der Anzahl und Größe der Dies bzw. Speicherbausteine 140 richten kann.

2 zeigt noch einmal eine schematische Darstellung der Vorderseite 110 und der Rückseite 120 eines FB-DIMMs. Das in 2 dargestellte FB-DIMM verfügt über die gleichen Komponenten wie das in der 1 dargestellte Speichermodul. Die Speicherbausteine 140 sind in der Darstellung in 2 als Dies ausgeführt, die sich aus zwei aufeinanderbefindlichen Speicherblöcken zusammensetzen (DDP = Dual Die Package). Innerhalb eines Speicherbausteines 140 in der 2 sind zwei Speicherränge realisiert, wobei die Speicherränge innerhalb der Speicherbausteine 140 in der 2 mit „0, 1" für die Speicherränge 0 und 1, sowie „2, 3" für die Speicherränge 2 und 3 beschriftet sind. Die einzelnen Speicherränge werden über Auswahlleitungen angewählt, wobei schematisch in der 2 auf der Vorderseite 110 des FB-DIMM eine Auswahlleitung 160 dargestellt ist, über die beispielsweise der Speicherrang 0 ausgewählt werden kann. Ferner ist anzumerken, dass von jedem Speicherbaustein 140 aus Datenleitungen zu dem AMB geführt sind, die in den 1 und 2 aus Gründen der Übersichtlichkeit nicht explizit dargestellt sind. Um die Anzahl der Datenleitungen zu reduzieren, können mehrere Speicherbausteine parallel auf den Datenbus geschalten werden, wobei diese über die entsprechenden Auswahlleitungen der einzelnen Speicherränge selektiert werden können, und immer nur ein Speicherrang gleichzeitig aktiv ist. Es wird in diesem Zusammenhang bei den Datenleitungen auch von DQ-Gruppen (DQ = Datenleitungsbündel) gesprochen, wobei einer DQ-Gruppe parallel geschaltete Speicherbausteine 140 bzw. Dies zugeordnet sind. In der 2 ist eine solche DQ-Gruppe 170 ebenfalls dargestellt.

Wie in der 2 zu sehen ist, verfügt die Auswahlleitung 160 über vier Zweige, die unabhängig an ihren Enden terminiert sein können. Die vier Terminierungen an den Enden der Zweige der Auswahlleitung 160, führen zu einem höheren Leistungsbedarf und zu Reflektionen, d. h. Signalverzerrungen des Auswahlsignals. Die Topologie der Auswahlleitung des FB-DIMMs in der 2 ist ungünstig. Selbiges wäre zutreffend für ein Taktaktivierungssignal, mit dem die Speicherbausteine eines Speicherranges angesprochen werden würden, da auch hier die Last entsprechend der Zweige der Leitungen steigt.

Ausführungsbeispiele der vorliegenden Erfindung schaffen Speichermodule, deren DQ-Gruppen derart zugeordnet werden, dass die Anzahl der Zweige einer Auswahlleitung reduziert wird. 3 zeigt eine schematische Darstellung eines Ausführungsbeispiels der vorliegenden Erfindung. 3 zeigt ein Speichermodul 300 mit einer Platine 310 und einer Mehrzahl von Speicherbausteinen 320 und 325 auf der Platine 310, die verschiedenen Speicherrängen angehören, wobei jeder Speicherrang über ein jeweiliges Auswahlsignal ansprechbar ist. Das Speichermodul 300 umfasst ferner einen Speicherpuffer 330 mit einer Speicherrangschnittstelle, die mit den Speicherbausteinen jeden Speicherranges gekoppelt ist und einem Auswahlsignal-Ausgang für das Auswahlsignal jeden Speicherranges, wobei die Speicherbausteine 320 und 325 in Reihen auf der Platine 310 angeordnet sind, und sich die Speicherbausteine 320 oder 325 eines Speicherranges über lediglich die Hälfte der Reihen erstrecken.

Die 3 zeigt dabei ein Speichermodul 300, das wenigstens zwei Speicherbausteine 320 umfasst, wobei die optionalen Speicherbausteine 325 mit gestrichelten Linien dargestellt sind. Die Schnittstelle, sowohl für Daten als auch für die Auswahlsignale zwischen dem Speicherpuffer 330 und den einzelnen Speicherbausteinen 320 bzw. 325 ist in 3 als eine die Speicherbausteine 320 bzw. 325 mit dem Speicherpuffer 330 verbindende Linie dargestellt, die ein entsprechendes Leitungsbündel symbolisiert. Ferner sind die Speicherbausteine 320 und 325 in der 3 beispielsweise in zwei Reihen auf dem Speichermodul 310 angeordnet. Gemäß dem Ausführungsbeispiel gehören die Speicherbausteine 320 einem anderen Speicherrang an als die Speicherbausteine 325. Aus diesem Grund, kann eine Auswahlleitung lediglich zwei Zweige aufweisen, die ausreichend sind, um die Speicherbausteine 320 oder 325 einer Reihe zu selektieren. Die Speicherbausteine 320 und 325 können auf der Vorder- und Rückseite des Speichermoduls angeordnet und durchkontaktiert sein, d. h. die Auswahlleitung kann das Ansprechen von Speicherbausteinen 320 und 325 auf Vorderseite und Rückseite des Speichermoduls 300 erlauben.

4 zeigt ein weiteres Ausführungsbeispiel eines Speichermoduls 300 mit einer Platine 310 und einer Mehrzahl von Speicherbausteinen 320 und 325 auf der Platine 310, die verschiedenen Speicherrängen angehören, wobei jeder Speicherrang über ein jeweiliges Auswahlsignal ansprechbar ist. Das Speichermodul 300 der 4 umfasst einen Speicherpuffer 330 (AMB) mit einer Speicherrangschnittstelle, die mit den Speicherbausteinen 320 und 325 jeden Speicherranges gekoppelt ist und einem Auswahlsignal-Ausgang für das Auswahlsignal jeden Speicherranges. Das Speichermodul 300 der 4 umfasst ferner eine Auswahlleitung 340 pro Speicherrang, die den jeweiligen Auswahlsignal-Ausgang mit den Speicherbausteinen 320 des jeweiligen Speicherranges verbindet, so dass die Speicherbausteine 320 des Speicherranges über die Auswahlleitung 340 ansprechbar sind, wobei die Auswahlleitung 340 lediglich zwei Zweige aufweist, die jeweils an lediglich einem distalen Ende terminiert sind, beispielsweise durch die Widerstände 345 und 350.

Die 4 zeigt ein Ausführungsbeispiel eines Speichermoduls 300, bei dem Speicherbausteine 320 und 325 in zwei Reihen angeordnet sind. Prinzipiell sind auch andere Anordnungen denkbar, wie beispielsweise in 4, 8, 16 usw. Reihen. Die 4 zeigt, dass die Auswahlleitung 340 lediglich zwei Zweige aufweist, die an ihren Enden mit den Widerständen 345 und 350 terminiert sind, so dass gegenüber vier Leitungen entsprechend weniger Leistung notwendig ist, um die Auswahlleitung 340 zu treiben. Wiederum sind die Speicherbausteine 320 und 325 eines Speicherranges entlang einer Auswahlleitung angeordnet. Im Ausführungsbeispiel des Speichermoduls 300 der 4, gehören also die Speicherbausteine, die mit 320 bezeichnet sind einem Speicherrang an und die Speicherbausteine, die mit 325 bezeichnet sind einem anderen Rang an. Dementsprechend werden die Speicherbausteine 325 über eine andere Auswahlleitung, die in der 4 gestrichelt dargestellt ist, angesteuert.

Ausführungsbeispiele der vorliegenden Erfindung können sich auch durch Auswahlleitungen 340 auszeichnen, die entlang einer Platine 310 verlaufen, wobei die Auswahlleitung 340 lediglich an einer Hälfte der Speicherbausteine 320 und 325 entlang geführt ist. Beim Vergleich der Ausführungsbeispiele von Speichermodulen 300 aus den 3 und 4 mit denjenigen aus der 2 lässt sich feststellen, dass gegenüberliegende DDPs dem gleichen Speicherrang zugeordnet sind, so dass diese nur mit der gleichen Auswahlleitung angesprochen werden können. 5 zeigt ein weiteres Ausführungsbeispiel in einer schematischen Darstellung eines FB-DIMMs, wobei im oberen Teil der 5 die Vorderseite 510 und im unteren Teil die Rückseite 520 des FB-DIMMs dargestellt ist.

5 zeigt in der Mitte der Vorderseite 510 einen Speicherpuffer (AMB) 530, eine Mehrzahl von Speicherbausteinen 540, die als Dual-Die-Packages ausgeführt sein können, wobei einem Dual-Die-Package ein Speicherrang zugeordnet werden kann, was in der 5 durch die Bezeichnung der Speicherränge 0, 1 bzw. 2, 3 pro Dual-Die-Package angedeutet ist. Gemäß einem Ausführungsbeispiel zeigt die 5 ferner eine Auswahlleitung 550, die es gestattet, die Speicherbausteine 540 beispielsweise des Speicherranges 0 auszuwählen, und die mit lediglich zwei Zweigen auskommt. Es sei darauf hingewiesen, dass mittels der Auswahlleitung 550 die Speicherbausteine 540 der oberen Reihe sowohl auf der Vorderseite 510 als auch auf der Rückseite 520 des Speichermoduls angesprochen werden können. Aufgrund der veränderten Anordnung der Speicherränge in Ausführungsbeispielen, ändern sich ebenfalls die DQ-Gruppen. 5 zeigt eine DQ-Gruppe 560, wobei zu erkennen ist, dass nun Speicherbausteine unterschiedlicher Reihen einer DQ-Gruppe zugeordnet sind, wohingegen im konventionellen Speichermodul, welches in der 2 dargestellt ist, gegenüberliegende Speichermodule, vergleiche DQ-Gruppe 170, einer DQ-Gruppe zugeordnet sind.

Die Signalintegrität des Auswahlsignals verbessert sich durch die geringere Anzahl von Zweigen der Auswahlleitungen, da die Leitungskapazität abgesenkt wird. In analoger Weise ist der Leistungsverbrauch eines Speichermoduls mit einer geringeren Anzahl von Terminierungen reduziert. Selbiges trifft auch für Taktaktivierungssignale zu, denn nur diejenigen Speicherbausteine müssten demzufolge gleichzeitig getaktet werden, die zu einem Speicherrang gehören.

In Ausführungsbeispielen können die Speicherbausteine 320 bzw. 335 DDR-RAM-Speicher umfassen. Speicherbausteine 320 bzw. 325 können auf der Vorder- und Rückseite der Platine 310 angeordnet sein. Beispielsweise kann ein Speicherrang 18 Speicherbausteine oder auch Dies umfassen. Dabei können beispielsweise pro Speicherbaustein 320 oder 325 4 bit Datenwörter speicherbar sein. Der Speicherpuffer 330 kann einen AMB-Chip umfassen, der in der Mitte einer Seite der Platine angeordnet sein kann. Die Speicherrangschnittstelle kann beispielsweise 72 Datenleitungen umfassen.

In weiteren Ausführungsbeispielen können die Speicherbausteine 320 oder 325 in zwei oder auch in vier Reihen auf einer Seite der Platine angeordnet sein. In anderen Ausführungsbeispielen können diese auf der Vorder- und Rückseite der Platine angeordnet sein. Ausführungsbeispiele können beispielsweise vier, acht, 16, oder mehr Speicherränge aufweisen. Wie bereits erwähnt, ist es auch denkbar, dass ein Speicherbaustein 320 oder 325 mehrere Dies umfasst, die in einer Huckepack-Anordnung mechanisch miteinander verbunden sind und in Reihen auf der Platine angeordnet sind. Ferner können Ausführungsbeispiele des Speicherpuffers 330 angepasst sein, um für jeden Speicherbaustein 320 oder 325, bzw. für Gruppen von Speicherbausteinen 320 oder 325 Verzögerungen zu berücksichtigen.

In anderen Ausführungsbeispielen können die Zweige der Auswahlleitung 340 mit Widerständen 345 bzw. 350 terminiert sein. Die Terminierung kann beispielsweise gegen ein Bezugspotential VDD (VDD = Drain Voltage, Supply Voltage) oder GND (GND = Ground) geschehen.

In einem weiteren Ausführungsbeispiel kann ein FB-DIMM ein Speichermodul 300 gemäß einem der obigen Ausführungsbeispiele umfassen. Ein solches FB-DIMM könnte beispielsweise in einem Computer zum Einsatz kommen.

Ein weiteres Ausführungsbeispiel umfasst eine Platine mit einer Mehrzahl von ersten Anschlussmöglichkeiten für eine Mehrzahl von Speicherbausteinen, die verschiedenen Speicherrängen angehören können, wobei jeder Speicherrang über ein jeweiliges Auswahlsignal ansprechbar sein kann. Die Platine kann ferner eine zweite Anschlussmöglichkeit für einen Speicherpuffer mit einer Speicherrangschnittstelle, die mit den Anschlussmöglichkeiten für die Speicherbausteine jedes Speicherranges gekoppelt sind und einer dritten Anschlussmöglichkeit für einen Auswahlsignal-Ausgang für das Auswahlsignal jeden Speicherranges aufweisen. In einem Ausführungsbeispiel können die Anschlussmöglichkeiten für die Speicherbausteine in Reihen auf der Platine angeordnet sein und sich die Anschlussmöglichkeiten der Speicherbausteine eines Speicherranges über lediglich die Hälfte der Reihen erstrecken.

In einem weiteren Ausführungsbeispiel kann die Platine eine Auswahlleitung pro Speicherrang aufweisen, die die jeweilige Anschlussmöglichkeit für den Auswahlsignal-Ausgang mit den Anschlussmöglichkeiten der Speicherbausteine des jeweiligen Speicherranges koppelt, so dass die Anschlussmöglichkeiten der Speicherbausteine des Speicherranges über die Anschlussmöglichkeiten des Auswahlsignalausgangs ansprechbar sind, wobei die Auswahlleitung lediglich zwei Zweige aufweist, die jeweils an lediglich einem distalen Ende terminierbar sind.

In einem weiteren Ausführungsbeispiel kann die Platine eine Auswahlleitung aufweisen, die lediglich an einer Hälfte der Anschlussmöglichkeiten für die Speicherbausteine entlang geführt ist.

Die 6 zeigt eine schematische Darstellung eines FB-DIMM mit einer Anordnung von Speicherbausteinen in vier Reihen 610, 620, 630 und 640. 6 zeigt ferner eine weiße Auswahlleitung 650, die nur auf der linken Seite des FB-DIMM dargestellt ist und die zwei Zweige aufweist, von denen jeder zwei Reihen von Speicherbausteinen einer Seite des FB-DIMMs anspricht.

In der 7 ist ein weiteres FB-DIMM dargestellt, das eine Anordnung von Speicherbausteinen in vier Reihen aufweist, wobei acht Speicherränge vorhanden sind. Die in der 7 dargestellten Speicherbausteine, von denen die Speicherbausteine 710 und 720 stellvertretend für alle gezeigten Speicherbausteine bezeichnet sind, weisen ferner eine Beschriftung der darin angeordneten Speicherränge auf. Beispielsweise werden im Speicherbaustein 710 die Speicherränge 0, 1, 2 und 3 verwaltet, im Speicherbaustein 720 die Speicherränge 4, 5, 6 und 7. Es sind hierbei mehrere Konfigurationen der Speicherbausteine denkbar. Beispielsweise könnten vier Dies in einer Huckepackanordnung aufeinander liegen. Eine andere Konfiguration wären je zwei Dies in einer Huckepackkonfiguration auf jeweils der Vorder- und Rückseite des Speichermoduls.

Wie an der Zuordnung der Speicherränge zu den Speicherbausteinen in der 7 zu erkennen ist, werden für die Auswahl eines bestimmten Speicherranges vier Zweige der Auswahlsignalleitung benötigt, was wiederum zu einem erhöhten Leistungsverbrauch und zu Signalverzerrungen des Auswahlsignals führen kann. 7 zeigt ferner DQ-Gruppen, die durch Ellipsen, bzw. Kreise gekennzeichnet sind, und von welchen stellvertretend die DQ-Gruppen 730, 740 und 750 bezeichnet sind. Gemäß obigen Erörterungen ist es bei der Anordnung der DQ-Gruppen und der Auswahlleitungstopologie, die in 7 dargestellt sind, notwendig, die Auswahlleitung an allen Speicherbausteinen vorbeizuführen, unabhängig davon, welcher Speicherrang ausgewählt werden soll. Dies führt wiederum zu dem mehrfach erläuterten erhöhten Leistungsverbrauch sowie zu Signalverzerrungen.

Es ist ferner in der 7 zu erkennen, dass die Speicherbausteine eines Speicherranges unterschiedliche Entfernungen und damit Signallaufzeiten zum Speicherpuffer 760 aufweisen. Unterschiedliche Signallaufzeiten zum oder auch vom Speicherpuffer zu den Speicherbausteinen, können von Speicherpuffern, wie beispielsweise AMB, ausgeglichen werden. In der Konfiguration, die in der 7 dargestellt ist, ist zu erkennen, dass, wenn ein Speicherbaustein jeweils 4 Bit liefert, diese Verzögerungen auf Bytebasis eingestellt werden können.

8 zeigt ein Ausführungsbeispiel eines Speichermoduls, das mit einer Auswahlleitung 810 auskommt, die lediglich zwei Zweige aufweist, und somit günstigere Leistungs- und Verzerrungseigenschaften aufweist. Das Speichermodul, welches in der 8 dargestellt ist, weist Speicherbausteine auf, die mit den entsprechend zugeordneten Speicherrängen beschriftet sind, und die in vier Reihen angeordnet sind. Durch entsprechende Umgruppierung der DQ-Gruppen im Vergleich zu der in der 7 dargestellten Anordnung, kommt das Ausführungsbeispiel mit einer entsprechenden Auswahlleitung 810 aus, die nur an der Hälfte der Speicherbausteine vorbeigeführt zu werden braucht. Ferner werden nur zwei Terminierungen benötigt.

Die 8 zeigt zwei DQ-Gruppen 820 und 830, die in einem Ausführungsbeispiel jeweils 4 Bit oder ein Nibbel (1 Nibbel = 4 Bit) an den Speicherpuffer 840 liefern. Wie sich aus der Konfiguration des Ausführungsbeispiels der 8 erkennen lässt, ergeben sich nun im Vergleich zur 7 andere Laufzeiten. Während in der 7 Laufzeitverzögerungen von 1 Byte auftraten, ergeben sich in der Konfiguration der 8 Laufzeitverzögerungen von einem Nibbel oder 4 Bit. Beispielsweise die Nibbel der DQ-Gruppen 820 und 830 ergeben ein Byte, wobei das Nibbel der DQ-Gruppe 830 dem Nibbel der DQ-Gruppe 820 vorauseilt, aufgrund des kürzeren Weges zum Speicherpuffer 840. In dieser Konfiguration müsste der Speicherpuffer 840 also in der Lage sein, nibbelweise Verzögerungen einzustellen.

9 zeigt ein weiteres Ausführungsbeispiel eines Speichermoduls, bei dem die Konfiguration der Datenleitungen im Vergleich zur 8 geändert wurden. Hinsichtlich der Auswahlleitung gelten die gleichen Feststellungen, die bereits anhand der 8 diskutiert wurden, so dass das Speichermodul in der 9 mit einer Auswahlleitung 910 auskommt, die lediglich zwei Zweige aufweist und die lediglich mit der Hälfte der Speicherbausteine verbunden ist. In der 9 sind ferner zwei DQ-Gruppen 920 und 930 bezeichnet, wobei die Datenleitungen nun so geführt sind, dass diese bei den DQ-Gruppen 1 Byte an den Speicherpuffer 940 liefern. Die Anordnung der 9 erlaubt dem Speicherpuffer 940 nun die Verzögerung byteweise einzustellen, da die beiden Speicherbausteine, die den DQ-Gruppen 920 und 930 angehören, aufgrund der gleichen Entfernung zum Speicherpuffer 940, identische Verzögerungen erfordern. Der Speicherpuffer 940 kann somit die Verzögerungen byteweise zu je einem gleich entfernten Paar von Speicherbausteinen einstellen. Die Anordnung, die in der 9 gezeigt ist, kann erfordern, dass Datenleitungen gekreuzt werden, was durch die beiden weißen Pfeile in der Mitte der 9 angedeutet ist. Da sich beim Speicherpuffer 940 1 Byte des Datenbusses aus je einem Nibbel der rechten und linken Seite des Speichermoduls zusammensetzt, kann es in der Konfiguration, die in der 9 gezeigt ist, notwendig sein, die Datenleitungen zu kreuzen. Zwei Nibbel, die zu einem Byte zusammengesetzt gehören, haben dann den gleichen Abstand und damit die gleiche Laufzeit zum Speicherpuffer 940, so dass byteweise Verzögerungen eingestellt werden können, dies erfordert gemäß der 9 jedoch ein Kreuzen der Datenleitungen.

Die 10 zeigt eine schematische Darstellung solch gekreuzter Datenleitungen, die dann innerhalb der Platine verlaufen, wobei die 10 aufzeigt, dass das Kreuzen solcher Datenleitungen mit einer erheblichen Komplexität verbunden ist. 10 zeigt zwei Leitungsbündel 1010 und 1020, von denen je eine mit der linken bzw. rechten Seite des Speichermoduls verbunden ist. Es ist zu erkennen, dass die Leitungsbündel sich kreuzen, wenn je ein Nibbel von der rechten und der linken Seite des Moduls 1 Byte des Datenbusses bereitstellt.

11 zeigt ein weiteres Ausführungsbeispiel eines Speichermoduls, bei dem eine Auswahlleitung 1110, wie bereits oben beschrieben, ausgelegt ist. Ferner sind in der 11 zwei DQ-Gruppen 1120 und 1130 bezeichnet, die jeweils 1 Byte des Datenbusses bilden. Durch diese Konfiguration, brauchen die Datenleitungen nicht mehr gekreuzt zu werden. Aufgrund der Laufzeitunterschiede innerhalb eines Bytes kann der Speicherpuffer 1140 die jeweils längere Laufzeit des weiter entfernten Nibbels berücksichtigen. Da sich 1 Byte aus jeweils zwei benachbarten Speicherbausteinen zusammensetzt, treten in Ausführungsbeispielen in der Konfiguration gemäß der 11 etwa 200–250 ps Verzögerungszeiten auf. Der Speicherpuffer 1140 kann unter Berücksichtigung dieser Zeit dennoch byteweise Verzögerungen nachregeln.

Ausführungsbeispiele erlauben die Implementierung von Speichermodulen, die aufgrund verbesserter Topologien von Auswahlleitungen, mit weniger Leistung auskommen. Ferner bieten Ausführungsbeispiele die Möglichkeit, schneller auf Speicherbausteine zuzugreifen, da durch eine verbesserte Auswahlleitungstopologie Signalverzerrungen reduziert werden können und kürzere Abkling- und Einschwingzeiten resultieren.

110
Vorderseite FB-DIMM
120
Rückseite FB-DIMM
130
AMB
140
Speicherbaustein
150
Adressleitung
160
Auswahlleitung
170
DQ-Gruppe
300
Speichermodul
310
Platine
320
Speicherbaustein
325
Speicherbaustein
330
Speicherpuffer
340
Auswahlleitung
345
Erste Terminierung
350
Zweite Terminierung
510
Vorderseite
520
Rückseite
530
Speicherpuffer
540
Speicherbaustein
550
Auswahlleitung
560
DQ-Gruppe
610
Erste Reihe von Speicherbausteinen
620
Zweite Reihe von Speicherbausteinen
630
Dritte Reihe von Speicherbausteinen
640
Vierte Reihe von Speicherbausteinen
650
Auswahlleitung
710
Speicherbaustein
720
Speicherbaustein
730
DQ-Gruppe
740
DQ-Gruppe
750
DQ-Gruppe
760
Speicherpuffer
810
Auswahlleitung
820
DQ-Gruppe
830
DQ-Gruppe
840
Speicherpuffer
910
Auswahlleitung
920
DQ-Gruppe
930
DQ-Gruppe
940
Speicherpuffer
1010
Leitungsbündel
1020
Leitungsbündel
1110
Auswahlleitung
1120
DQ-Gruppe
1130
DQ-Gruppe
1140
Speicherpuffer


Anspruch[de]
Speichermodul (300) mit

einer Platine (310);

einer Mehrzahl von Speicherbausteinen (320; 325) auf der Platine (310), die verschiedenen Speicherrängen angehören, wobei jeder Speicherrang über ein jeweiliges Auswahlsignal ansprechbar ist;

einem Speicherpuffer (330) mit einer Speicherrang-Schnittstelle, die mit den Speicherbausteinen (320; 325) jeden Speicherranges gekoppelt ist und einem Auswahlsignal-Ausgang für das Auswahlsignal jeden Speicherranges,

wobei die Speicherbausteine (320; 325) in Reihen auf der Platine (310) angeordnet sind, und sich die Speicherbausteine (320; 325) eines Speicherranges über lediglich die Hälfte der Reihen erstrecken und an gegenüberliegenden Seiten des Speicherpuffers (330) angeordnet sind.
Speichermodul (300) gemäß Anspruch 1, bei dem ein Speicherbaustein (320; 325) einen DDR-RAM-Speicher umfasst. Speichermodul (300) gemäß einem der vorhergehenden Ansprüche, bei dem die Mehrzahl von Speicherbausteinen (320; 325) auf der Vorder- und auf der Rückseite der Platine (310) angeordnet sind. Speichermodul (300) gemäß einem der vorhergehenden Ansprüche, bei dem ein Speicherrang 18 Speicherbausteine (320; 325) umfasst. Speichermodul (300) gemäß einem der vorangehenden Ansprüche, bei dem in einem Speicherbaustein (320; 325) 4 bit Datenwörter speicherbar sind. Speichermodul (300) gemäß einem der vorangehenden Ansprüche, bei dem der Speicherpuffer (330) ein AMB umfasst. Speichermodul (300) gemäß einem der vorangehenden Ansprüche, bei dem der Speicherpuffer (330) in der Mitte einer Seite der Platine (310) angeordnet ist. Speichermodul (300) gemäß einem der vorangehenden Ansprüche, bei dem die Speicherrang-Schnittstelle 72 Datenleitungen umfasst. Speichermodul (300) gemäß einem der vorangehenden Ansprüche, bei dem die Speicherbausteine (320; 325) in zwei Reihen auf zumindest einer Seite der Platine (310) angeordnet sind. Speichermodul (300) gemäß einem der vorangehenden Ansprüche, bei dem die Speicherbausteine (320; 325) in vier Reihen auf zumindest einer Seite der Platine (310) angeordnet sind. Speichermodul (300) gemäß einem der vorangehenden Ansprüche, das vier, acht oder 16 Speicherränge aufweist. Speichermodul (300) gemäß einem der vorangehenden Ansprüche, bei dem ein Speicherbaustein (320; 325) mehrere Dies umfasst, die mechanisch miteinander gekoppelt sind. Speichermodul (300) gemäß Anspruch 12, bei dem ein Speicherbaustein (320; 325) zwei oder vier Dies umfasst. Speichermodul (300) gemäß einem der vorangehenden Ansprüche, bei dem in dem Speicherpuffer (330) für jeden der Speicherbausteine (320; 325) eine Verzögerung berücksichtigbar ist. Speichermodul (300) gemäß einem der vorangehenden Ansprüche, bei dem in dem Speicherpuffer (330) für je zwei Speicherbausteine (320; 325) oder eine Gruppe von Speicherbausteinen (320; 325) eine Verzögerung berücksichtigbar ist. Speichermodul (300) mit

einer Platine (310);

einer Mehrzahl von Speicherbausteinen (320; 325) auf der Platine (310), die verschiedenen Speicherrängen angehören, wobei jeder Speicherrang über ein jeweiliges Auswahlsignal ansprechbar ist;

einem Speicherpuffer (330) mit einer Speicherrang-Schnittstelle, die mit den Speicherbausteinen (320; 325) jeden Speicherranges gekoppelt ist und einem Auswahlsignal-Ausgang für das Auswahlsignal jeden Speicherranges; und

einer Auswahlleitung (340) pro Speicherrang, die den jeweiligen Auswahlsignal-Ausgang mit den Speicherbausteinen (320; 325) des jeweiligen Speicherranges verbindet, so dass die Speicherbausteine (320; 325) des Speicherranges über die Auswahlleitung (340) ansprechbar sind, wobei die Auswahlleitung (340) lediglich zwei Zweige aufweist, die jeweils an lediglich einem distalen Ende terminiert (345; 350) sind und an gegenüberliegenden Seiten des Speicherpuffers (330) angeordnet sind.
Speichermodul (300) gemäß Anspruch 16, bei dem ein Speicherbaustein (320; 325) einen DDR-RAM-Speicher umfasst. Speichermodul (300) gemäß einem der Ansprüche 16 oder 17, bei dem die Mehrzahl von Speicherbausteinen (320; 325) auf der Vorder- und auf der Rückseite der Platine (310) angeordnet sind. Speichermodul gemäß einem der Ansprüche 16 bis 18, bei dem ein Speicherrang 18 Speicherbausteine (320; 325) umfasst. Speichermodul gemäß einem der Ansprüche 16 bis 19, bei dem in einem Speicherbaustein (320; 325) 4 bit Datenwörter speicherbar sind. Speichermodul (300) gemäß einem der Ansprüche 16 bis 20, bei dem der Speicherpuffer (330) ein AMB umfasst. Speichermodul (300) gemäß einem der Ansprüche 16 bis 21, bei dem der Speicherpuffer (330) in der Mitte einer Seite der Platine (310) angeordnet ist. Speichermodul (300) gemäß einem der Ansprüche 16 bis 22, bei dem die Speicherrang-Schnittstelle 72 Datenleitungen umfasst. Speichermodul (300) gemäß einem der Ansprüche 16 bis 23, bei dem die Speicherbausteine (320; 325) in zwei Reihen auf zumindest einer Seite der Platine (310) angeordnet sind. Speichermodul (300) gemäß einem der Ansprüche 16 bis 24, bei dem die Speicherbausteine (320; 325) in vier Reihen auf zumindest einer Seite der Platine angeordnet sind. Speichermodul (300) gemäß einem der Ansprüche 16 bis 25, das vier, acht oder 16 Speicherränge aufweist. Speichermodul (300) gemäß einem der Ansprüche 16 bis 26, bei dem die Speicherbausteine (320; 325) mehrere Dies umfassen, die mechanisch miteinander gekoppelt sind. Speichermodul gemäß Anspruch 27, bei dem ein Speicherbaustein zwei oder vier Dies umfasst. Speichermodul (300) gemäß einem der Ansprüche 16 bis 28, bei dem in dem Speicherpuffer (330) für jeden Speicherbaustein (320; 325) eine Verzögerung berücksichtigbar ist. Speichermodul gemäß einem der Ansprüche 16 bis 28, bei dem in dem Speicherpuffer (330) für je zwei Speicherbausteine (320; 325) oder eine Gruppe von Speicherbausteinen (320; 325) eine Verzögerung berücksichtigbar ist. Speichermodul (300) gemäß einem der Ansprüche 16 bis 30, bei dem die Zweige der Auswahlleitung (340) mit je einem Widerstand (345; 350) gegen ein Bezugspotential terminiert sind. Speichermodul (300) gemäß Anspruch 31, bei dem das Bezugspotential VDD oder GND ist. Speichermodul (300) mit

einer Platine (310);

einer Mehrzahl von Speicherbausteinen (320; 325) auf der Platine (310), die verschiedenen Speicherrängen angehören, wobei jeder Speicherrang über ein jeweiliges Auswahlsignal ansprechbar ist;

einem Speicherpuffer (330) mit einer Speicherrang-Schnittstelle, die mit den Speicherbausteinen (320; 325) jeden Speicherranges gekoppelt ist und einem Auswahlsignal-Ausgang für das Auswahlsignal jeden Speicherranges; und

einer Auswahlleitung (340) pro Speicherrang, die den jeweiligen Auswahlsignal-Ausgang mit den Speicherbausteinen (320; 325) des jeweiligen Speicherranges verbindet, so dass die Speicherbausteine (320; 325) des Speicherranges über die Auswahlleitung (340) ansprechbar sind, wobei jede Auswahlleitung (340) entlang der Platine lediglich an einer Hälfte der Speicherbausteine (320; 325) entlang geführt ist und an gegenüberliegenden Seiten des Speicherpuffers (330) angeordnet sind.
Speichermodul (300) gemäß Anspruch 33, bei dem ein Speicherbaustein (320; 325) einen DDR-RAM-Speicher umfasst. Speichermodul (300) gemäß einem der Ansprüche 33 oder 34, bei dem die Mehrzahl von Speicherbausteinen (320; 325) auf einer Vorder- und auf einer Rückseite der Platine (310) angeordnet sind. Speichermodul (300) gemäß einem der Ansprüche 33 bis 35, bei dem ein Speicherrang 18 Speicherbausteine (320; 325) umfasst. Speichermodul (300) gemäß einem der Ansprüche 33 bis 36, bei dem in einem Speicherbaustein (320; 325) 4 bit Datenwörter speicherbar sind. Speichermodul (300) gemäß einem der Ansprüche 33 bis 37, bei dem der Speicherpuffer (330) ein AMB umfasst. Speichermodul (300) gemäß einem der Ansprüche 33 bis 38, bei dem der Speicherpuffer (330) in der Mitte einer Seite der Platine (310) angeordnet ist. Speichermodul (300) gemäß einem der Ansprüche 33 bis 39, bei dem die Speicherrang-Schnittstelle 72 Datenleitungen umfasst. Speichermodul (300) gemäß einem der Ansprüche 33 bis 40, bei dem die Speicherbausteine (320; 325) in zwei Reihen auf zumindest einer Seite der Platine (310) angeordnet sind. Speichermodul (300) gemäß einem der Ansprüche 33 bis 41, bei dem die Speicherbausteine (320; 325) in vier Reihen auf zumindest einer Seite der Platine (310) angeordnet sind. Speichermodul (300) gemäß einem der Ansprüche 33 bis 42, das vier oder acht Speicherränge aufweist. Speichermodul (300) gemäß einem der Ansprüche 33 bis 43, bei dem ein Speicherbaustein (320; 325) mehrere Dies umfasst, die mechanisch miteinander gekoppelt sind. Speichermodul (300) gemäß Anspruch 44, bei dem ein Speicherbaustein (320; 325) zwei oder vier Dies umfasst. Speichermodul (300) gemäß einem der Ansprüche 33 bis 45, bei dem in dem Speicherpuffer (330) für jeden Speicherbaustein (320; 325) eine Verzögerung berücksichtigbar ist. Speichermodul (300) gemäß einem der Ansprüche 33 bis 45, bei dem in dem Speicherpuffer (330) für je zwei Speicherbausteine (320; 325) oder eine Gruppe von Speicherbausteinen (320; 325) eine Verzögerung berücksichtigbar ist. FB-DIMM, das ein Speichermodul (300) gemäß einem der Ansprüche 1 bis 47 umfasst. Computer, der ein FB-DIMM gemäß Anspruch 48 aufweist. Platine mit

einer Mehrzahl von ersten Anschlussmöglichkeiten für eine Mehrzahl von Speicherbausteinen, die verschiedenen Speicherrängen angehören, wobei jeder Speicherrang über ein jeweiliges Auswahlsignal ansprechbar ist;

einer zweiten Anschlussmöglichkeit für einen Speicherpuffer mit einer Speicherrang-Schnittstelle, die mit den Anschlussmöglichkeiten für die Speicherbausteine jeden Speicherranges gekoppelt ist und einer dritten Anschlussmöglichkeit für einen Auswahlsignalausgang für das Auswahlsignal jeden Speicherranges, wobei die Anschlussmöglichkeiten für die Speicherbausteine in Reihen auf der Platine angeordnet sind und sich die Anschlussmöglichkeiten der Speicherbausteine eines Speicherranges über lediglich die Hälfte der Reihen erstrecken und an gegenüberliegenden Seiten des Speicherpuffers (330) angeordnet sind.
Platine mit

einer Mehrzahl von ersten Anschlussmöglichkeiten für eine Mehrzahl von Speicherbausteinen, die verschiedenen Speicherrängen angehören, wobei jeder Speicherrang über ein jeweiliges Auswahlsignal ansprechbar ist;

einer zweiten Anschlussmöglichkeit für einen Speicherpuffer mit einer Speicherrang-Schnittstelle, die mit den Anschlussmöglichkeiten für die Speicherbausteine jeden Speicherranges gekoppelt ist und einer dritten Anschlussmöglichkeit für einen Auswahlsignal-Ausgang für das Auswahlsignal jeden Speicherranges; und

einer Auswahlleitung pro Speicherrang, die die jeweilige Anschlussmöglichkeit für den Auswahlsignal-Ausgang mit den Anschlussmöglichkeiten der Speicherbausteine des jeweiligen Speicherranges verbindet, so dass die Anschlussmöglichkeiten der Speicherbausteine des Speicherranges über die Anschlussmöglichkeit der Auswahlleitung ansprechbar sind, wobei die Auswahlleitung lediglich zwei Zweige aufweist, die jeweils an lediglich einem distalen Ende terminierbar sind und an gegenüberliegenden Seiten des Speicherpuffers (330) angeordnet sind.
Platine mit

einer Mehrzahl von ersten Anschlussmöglichkeiten für eine Mehrzahl von Speicherbausteinen, die verschiedenen Speicherrängen angehören, wobei jeder Speicherrang über ein jeweiliges Auswahlsignal ansprechbar ist;

einer zweiten Anschlussmöglichkeit für einen Speicherpuffer mit einer Speicherrang-Schnittstelle, die mit den Anschlussmöglichkeiten für die Speicherbausteine jeden Speicherranges gekoppelt ist und einer dritten Anschlussmöglichkeit für einen Auswahlsignal-Ausgang für das Auswahlsignal jeden Speicherranges; und

einer Auswahlleitung pro Speicherrang, die die jeweiligen Anschlussmöglichkeiten für die Auswahlsignal-Ausgänge mit den Anschlussmöglichkeiten der Speicherbausteine des jeweiligen Speicherranges verbindet, so dass die Anschlussmöglichkeiten der Speicherbausteine des Speicherranges über die Anschlussmöglichkeiten der Auswahlleitung ansprechbar sind, wobei jede Auswahlleitung entlang der Platine lediglich an einer Hälfte der Anschlussmöglichkeiten für die Speicherbausteine entlang geführt ist und an gegenüberliegenden Seiten des Speicherpuffers (330) angeordnet sind.






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